「累算」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

そして、音源ＬＳＩでは、これらの各サンプルを累算（ミキサ処理２０３）して出力する。例文帳に追加

Then the sound source LSI accumulates the samples (mixer processing 203) and outputs the result. - 特許庁

乗算器レジスタ(302)は第１の２進数を含み、乗算累算コア(320)に接続されている。例文帳に追加

The multiplier register (302) includes a first binary digit and is connected with the multiplication/application core (320). - 特許庁

課金システム、実行履歴累算装置、課金装置、通信端末及びプログラム例文帳に追加

CHARGING SYSTEM, EXECUTION HISTORY ACCUMULATION DEVICE, CHARGING DEVICE, COMMUNICATION TERMINAL AND PROGRAM - 特許庁

高性能マイクロプロセッサで使用するためのフレキシブル累算レジスタファイル例文帳に追加

FLEXIBLE ACCUMULATE REGISTER FILE TO BE USED IN HIGH PERFORMANCE MICROPROCESSOR - 特許庁

加算器２５とフリップフロップ２６は、非整数Ｎを累算する回路を構成する。例文帳に追加

An adder 25 and a flip-flop 26 configure a circuit to accumulate nonintegers N. - 特許庁

加算器２１とフリップフロップ２２は、非整数Ｎを累算する回路を構成する。例文帳に追加

An adder 21 and a flip-flop 22 configure a circuit to accumulate nonintegers N. - 特許庁

発熱量算出部１０１は累算され累積値バッファ１０３に入力される。例文帳に追加

The heating value computing part 101 is accumulated and input to an accumulated value buffer 103. - 特許庁

環境ポイントの累算値Ｐが所定値Ｐ１以上であるか否かを判断する（ステップＳ９０１）。例文帳に追加

It is judged whether the accumulated value P of environmental point is a prescribed value P1 or more (step S901). - 特許庁

音源基板１４には、系列累算部５８及びＤＳＰ６０が設けられている。例文帳に追加

A sound source substrate 14 is provided with a series accumulation part 58 and a DSP60. - 特許庁

結果レジスタ(318)は第３の２進数を含み、乗算累算コア(320)に接続されている。例文帳に追加

The result register (318) includes a third binary digit and is connected with the multiplication/ accumulation core (320). - 特許庁

典型的な演算部の例は、乗算-累算器、論理演算装置、及び他の種類のＤＳＰ回路を含む。例文帳に追加

Examples of typical operating portions include multiplier-accumulators, arithmetic logic units, and DSP circuitry of other kinds. - 特許庁

データの読み出し、累算処理、データの書き込みの一連の処理は並列処理される。例文帳に追加

A series of processing of data reading, accumulation, and data writing is executed in parallel. - 特許庁

１つの乗累算命令で２つの複素数を乗算する関数を実行する。例文帳に追加

To execute a function for multiplying two complex numbers by one multiply accumulate instruction. - 特許庁

駆動波形データの累算頻度は随時変更可能なので、同一の駆動波形データを用いても、その累算頻度を変更することによって駆動波形の傾きを変更することができる。例文帳に追加

Since the accumulation frequency of the driving waveform data is alterable freely, inclination of the driving waveform can be altered even when an identical driving waveform data is employed by altering the accumulation frequency thereof. - 特許庁

そして、複数の駆動波形データが書き込まれた第２のメモリから、駆動波形データをそれぞれ所定のタイミングで１つずつ順次選択し、選択された駆動波形データを所定の累算タイミングで順次累算する。例文帳に追加

Then, the driving waveform data are selected one by one sequentially at a prescribed timing out of the second memories wherein the driving waveform data in a plurality are written, and the selected driving waveform data are accumulated sequentially at a prescribed accumulation timing. - 特許庁

本発明の装置は、複数のデータ型フォーマット(15,16)に対して乗算累算演算を実行できる標準乗算累算ユニット(MAC)(51,52)を含む浮動小数点ユニット(50)を含む。例文帳に追加

This device comprises a floating point unit 50 comprising standard multiplication/accumulation units (MAC) 51 and 52 executing a multiplication/accumulation operation on plural data-type formats. - 特許庁

一方、累算遅延が復号処理に余裕があることを示す余裕累算閾値ＳＴＨより小さいとき、復号部の処理に余裕があり、アイドル時間が生じていると判定される。例文帳に追加

When the accumulation delay is smaller than a margin accumulation value STH indicating decoding processing margin, then, there is a margin in the decoding section, and an idle time is generated. - 特許庁

累算遅延が復号処理の破綻を示す破綻累算閾値ＶＴＨより大きいとき、時間的な遅れが蓄積したため、復号処理は破綻したと判定される。例文帳に追加

When the accumulation delay is larger than a failure-accumulation threshold value VTH indicating the failure of the decoding processing, the decoding processing failure is decided because of accumulation of delay with time. - 特許庁

それゆえに、データ駆動型処理装置において多倍精度データ専用の累算器を特別に用意しなくても通常のメモリの領域で多倍精度データの累算器の役割を果たすことができる。例文帳に追加

Therefore, the data-driven processor can play the role of an accumulator for multiple accuracy data in the area of an ordinary memory even without especially preparing the accumulator dedicated to multiple accuracy data. - 特許庁

このとき、楽音発生装置は、エンベロープデータだけを変更するだけで、スタートアドレスにＦナンバ加算値を累算することを制御することができ、その累算を制御するときのＣＰＵ３の負担を軽減することができる。例文帳に追加

At this time, the musical sound generator can control the addition of the F number addition value to the start address only by varying only the envelope data, and the load on the CPU 3 when the addition is controlled can be lightened. - 特許庁

線路電流の上昇時には、継続時間を加算係数で累算し、線路電流の下降時に、上昇時の累計値を２つの減算係数で累算する。例文帳に追加

When the line current increases, the duration is accumulated by an addition coefficient, and when the line current decreases, the accumulated value during the increase is accumulated by two subtraction coefficients. - 特許庁

一実施例では、フリッカ検出表示子は、上記比率が第１の閾値を超える値を有する場合のみ累算され、フリッカ有信号は、累算されるフリッカ検出表示子信号数が入口値を超える場合にのみアサートされる。例文帳に追加

In one embodiment, the flicker detect indicator is accumulated only when the ratio has a value greater than a first threshold and the flicker present signal is asserted only when the number of flicker detect indicator signals accumulated exceeds an entry value. - 特許庁

マルチプルモジュラス選択器、累算器、モンゴメリー掛け算器、マルチプルモジュラス発生方法、部分掛け発生方法、累算方法、掛け算方法、モジュラス選択器、およびブースレコーダ例文帳に追加

MULTIPLE MODULUS SELECTOR, ACCUMULATOR, MONTGOMERY MULTIPLIER, METHOD OF GENERATING MULTIPLE MODULUS, METHOD OF PRODUCING PARTIAL PRODUCT, ACCUMULATING METHOD, METHOD OF PERFORMING MONTGOMERY MULTIPLICATION, MODULUS SELECTOR, AND BOOTH RECORDER - 特許庁

減算器は、累算器の累算値からエッジメモリから読み出された検査ノード出力値を減算し、硬判定部は、受信情報及び減算器の出力値に対する硬判定を遂行する。例文帳に追加

A subtractor is designed to subtract the check node output value read from the edge memory from the accumulated vale of the accumulator, a hard decision unit is designed to perform hard decision relating to the reception information and output value of the subtractor. - 特許庁

また、乗算器１００のｎビット乗算結果と、乗算器１０１のｎビット乗算結果と、予め算出されているｎビット累算値と、を加算すること、により新たなｎビット累算値を算出する。例文帳に追加

The n-bit multiplication result of the multiplier 100, the n-bit multiplication result of the multiplier 101, and a preliminarily calculated n-bit accumulated value are added, whereby a new n-bit accumulated value is calculated. - 特許庁

系列累算部５８には音源基板１４の各発音チャネルにて生成された系列１及び系列２の楽音信号が入力され、各系列毎に累算された後にＤＳＰ６０に出力される。例文帳に追加

Musical sound signals of a series 1 and a series 2 generated through sound generation channels of the sound source substrate 14 are inputted to the series accumulation part 58 and accumulated by the series, and then outputted to the DSP60. - 特許庁

α演算処理回路３２は、第ｋの対背景混合比率とバッファ１８から読み出された第（ｋ−１）の累算混合比率から第ｋの累算混合比率を求め、バッファ１８に書き込む。例文帳に追加

An αarithmetic processing circuit 32 calculates the k-th accumulated blending ratio from the k-th pair background blending ratio and the (k-1)-th accumulated blending ratio read from a buffer 18 and writes the k-th accumulated blending ratio in the buffer 18. - 特許庁

サンプル速度の誤差値を決定するステップと、デシメートされたサンプル速度の前記誤差値Ｅ_sに基づいて最新の累算器値を得るステップと、前記最新の累算器値に基づいて適切な速度指令を生成し、かつデシメートされた速度の前記累算器値を変更するステップによる方法は、アダプタポイント管理又はビットスタッフィングのいずれかに適応させることができる。例文帳に追加

The method comprising the steps of determining an error value of a sample rate, obtaining an updated accumulator value based on said error value E_s at a decimated sample rate, and generating an appropriate rate command and changing said accumulator value at the decimated rate based on the updated accumulator value, may be adapted for either adaptive pointer management or bit stuffing. - 特許庁

制御部１１が、スキャナ部１５から入力される画像データを処理対象として所定の複数の経路に沿って順次画素値を累算し、当該演算順に累算値を配列した累算値系列を用いてストレージ１３に蓄積された画像データとの照合を行い、その結果を表示部１６に出力する。例文帳に追加

A control part 11 successively accumulates picture element values along a plurality of prescribed passages with image data inputted from a scanner part 15 as a processing object, and checks up with the image data stored in a storage 13 by using accumulation value series by arranging accumulation values in operation order, and outputs the result to a display part 16. - 特許庁

レジスタDXは,アキュムレータ(累算器)と連結されて,乗除算に必要な32ビット長のワード(語)を形成する例文帳に追加

Register DX is associated with the accumulator to form the 32-bit word necessary for multiply and divide operations  - コンピューター用語辞典

特定のメソッドが定義されていない場合、その累算算術演算は通常のメソッドで代用されます。例文帳に追加

If a specific method is not defined, the augmented operation falls back to the normal methods. - Python

抜き出された位相誤差信号ｐｃｏは累算器４４でサブコードフレーム周期ごとに平均化される。例文帳に追加

The extracted phase error signal pco is averaged by an accumulator 44 for every period of the sub-code frame. - 特許庁

累算遅延は、垂直同期信号Ｖｓｙｎｃの間隔に対する復号処理時間の余裕の程度を示す。例文帳に追加

The accumulation delay indicates the degree of margin of decoding processing times to the intervals of the vertical synchronizing signals Vsync. - 特許庁

乗算及び累算ユニットがデータメモリから入力信号を読取り且つ係数メモリから係数ベクトルを読取って畳込みを実施する。例文帳に追加

A multiplication and accumulation unit reads the input signal from the data memory and reads the coefficient vector from the coefficient memory to execute convolution. - 特許庁

乗算器−累算器（アッキュムレータ）（”ＭＡＫ”）ブロックに係り、より具体的にはＭＡＣブロック内においてより効率的に乗算器を使用する。例文帳に追加

To more efficiently use a multiplier in a multiplier-accumulator (MAK) block, more concretely, a MAC block. - 特許庁

各プロセッサ素子は、乗算、組合せおよび演算の累算を行うための演算回路、およびレジスタ・ファイルを含む。例文帳に追加

Each processor element includes an arithmetic circuit for performing multiplication, combining and accumulating operations, and a register file. - 特許庁

この結果得られた時間変動の少ないフォルマント情報Ｇ１，Ｇｎに基づいて母音信号を累算器１１０で再現する。例文帳に追加

On the basis of formant information G1 and Gn of a little timewise fluctuation provided as a result, a vowel signal is reproduced by an accumulator 110. - 特許庁

鍵盤からのキーオン信号（KEYON）が立ち上がるとクリア信号（CLEAR）信号が発生されて位相累算器はリセットされる。例文帳に追加

When the key-ON signal (KEYON) from the keyboard rises, a clear signal (CLEAR) is generated and a phase accumulator is reset. - 特許庁

累算器モジュールと、減算器モジュールと、遅延パイプラインとを用いて、可変ノードと制約ノードとが実現される。例文帳に追加

Variable and constraint nodes are realized by using an accumulator module, subtractor module and delay pipeline. - 特許庁

タイムベース・アキュムレータ・カウンタは、２つのコア・クロックの間にタイムベース・ロジックからのティック・イベントを累算する。例文帳に追加

The timebase accumulator counter accumulates tick events from the timebase logic between two core clocks. - 特許庁

性能カウンタは、実行された作業量を表す可変増分値を定期的に加算することによって値を累算する。例文帳に追加

The performance counter accumulates values by periodically adding a variable incremental value indicating an executed workload. - 特許庁

特定された輝度ブロックに対応するカウンタ２０２は、その重みを、保持している値に加算し、１フレーム分累算する。例文帳に追加

A counter 202 corresponding to the specified luminance block adds the weight to a retained value and executes an accumulative calculation for one frame. - 特許庁

累算器モジュール１３０２と、減算器モジュール１３０４と、遅延パイプライン１３０６とを用いて、可変ノードと制約ノードとが実現される。例文帳に追加

Variable and constraint nodes are implemented using an accumulator module 1302, a subtractor module 1304 and a delay pipeline 1306. - 特許庁

乗算器ブロック３０は１７ビット×１７ビットの２の補数乗算と乗算累算を単一の命令サイクルで実行する。例文帳に追加

A multiplier block 30 executes complement multiplication and multiplication accumulation of 2 of 17 bits × 17 bits in a single instruction cycle. - 特許庁

フィルタ・タップ重みまたはフィルタ・バイアス（あるいはその両方）は、各々可能なデータ条件に適応可能に累算される。例文帳に追加

The filter tap weight or the filter bias (or both thereof) are accumulated so as to be adaptable on possible data conditions respectively. - 特許庁