「18 bit」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The packet includes header bits 16, data bits 18, and a reset bit 24.例文帳に追加

パケットは、ヘッダ・ビット１６、データ・ビット１８、リセット・ビット２４を含む。 - 特許庁

A void 41 forms the shape of a tip of a driver bit 18.例文帳に追加

空隙４１はドライバビット１８の先端部の形状を象る。 - 特許庁

An LCD-I/F 32 divides the 18-bit image data into 9-bit image data and outputs the 9-bit image data twice.例文帳に追加

ＬＣＤ−Ｉ／Ｆ３２は、１８ビットの画像データを９ビットの画像データに分割し、９ビットの画像データを２回出力する。 - 特許庁

The digital filter part 13 is constituted by a 2 bit decoder 18 and a low pass filter 19, and the 2 bit decoder 18 converts the two of the 1 bit signals into multi-bit signals at a time.例文帳に追加

前記デジタルフィルタ部１３を２ｂｉｔデコーダ１８と、ローパスフィルタ１９とを備えて構成し、２ｂｉｔデコーダ１８が、前記１ビット信号を２ビットずつ纏めてマルチビット信号に変換する。 - 特許庁

An array 10 includes bit lines 12 coupled to corresponding columns of cells in the array and word lines 18.例文帳に追加

アレイ10は、アレイ中のセルの対応する列に結合されたビット・ライン12と、ワード・ライン18を含む。 - 特許庁

A CPU 31 outputs 18-bit image data in parallel.例文帳に追加

ＣＰＵ３１は１８ビットの画像データを並列的に出力する。 - 特許庁

The contact plug 20 goes through the bit line 18, and the upper surface of the contact plug 20 nearly coincides with the upper surface of the bit line 18.例文帳に追加

コンタクトプラグ２０は、ビット線１８を突き抜けており、かつ、コンタクトプラグ２０の上面は、ビット線１８の上面とほぼ一致している。 - 特許庁

A comparator 16 compares the decoded signal 106 with the reception object 108, and a bit adder 18 generates a mismatched bit number 112 on the basis of a result of comparison.例文帳に追加

比較器16では復調信号106と受信対象108とを比較し、ビット加算器18では比較結果に基づいて不一致ビット数112を生成する。 - 特許庁

Runners 51 and 53 for shielding of fixed voltage shield between bit lines 22 and 18, and between bit lines 21 and 19, respectively.例文帳に追加

本発明は、ビットライン２２と１８、２１と１９間を一定電圧のシルード用ランナー５１，５３でシールドする。 - 特許庁

As the result, the attachment of the dust to the tip of the driver bit 18 is avoided.例文帳に追加

その結果、ドライバビット１８の先端部にゴミの付着は回避される。 - 特許庁

The contact plug 20 comes into contact with the bit line 18 only on its side surface.例文帳に追加

コンタクトプラグ２０は、その側面のみにおいてビット線１８に接触する。 - 特許庁

A bit rate calculation unit 18 divides the remaining capacity (C-D) by the remaining recording time length (M-N) to obtain the bit rate K.例文帳に追加

ビットレート計算部１８は、残存容量（Ｃ−Ｄ）を残存記録時間長（Ｍ−Ｎ）で除し、ビットレートＫを得る。 - 特許庁

The bit line loading capacitance is formed of the bit line 14, the first wiring 15 and the first interlayer insulating film 18.例文帳に追加

ビット線１４、第１の配線１５および第１の層間絶縁膜１８とでビット線負荷容量が形成される。 - 特許庁

In the interface card 10, a data storage part 18 is provided, which is connected to a first data bus 20 of a first bit width (for example, 16-bit width) and in which data for a larger second bit width (for example, 32-bit width) than the first bit width can be accumulated.例文帳に追加

インタフェースカード１０は、第一のビット幅（例えば１６ビット幅）の第一データバス２０に接続され第一のビット幅より大きな第二のビット幅（例えば３２ビット幅）分のデータを蓄積可能なデータ記憶部１８を備える。 - 特許庁

Further, a bit line 14, a first wiring 15 in the same layer as the bit line 14 and neighbored to the bit line 14, and a first interlayer insulating film 18, are formed between the bit line 14 and the first wiring 15.例文帳に追加

また、ビット線１４、ビット線１４と同層でビット線１４に隣接する第１の配線１５、ビット線１４と第１の配線１５との間に第１の層間絶縁膜１８が形成されている。 - 特許庁

Then, tungsten layers 18 each having a desired thickness are formed only on the bit lines 16.例文帳に追加

次いで、ビット線１６上にのみ所望の厚さのタングステン層１８を形成する。 - 特許庁

A parallel data acquirer 18 acquires parallel data of a specified bit length from serial data.例文帳に追加

パラレルデータ取得部１８は、シリアルデータから所定ビット長のパラレルデータを取得する。 - 特許庁

Further, bit line cut-off transistors 17, 18 being a cut-off element are provided between the Y decoder 1 and the bit lines 3, 4.例文帳に追加

さらに、Ｙデコーダ１とビット線３，４との間に切断素子であるビット線切断トランジスタ１７，１８が設けられている。 - 特許庁

The data output circuit 5 generates test bit data 18, 19 read out of the memory 2A and degeneracy one bit data 15 showing a difference from representative one bit data 14.例文帳に追加

データ出力回路５は、メモリ２Ａ等から読み出したテストビットデータ１８，１９と、代表１ビットデータ１４との異同を示す縮退１ビットデータ１５を生成する。 - 特許庁

A data inversion circuit 15 stores an effect that bit inversion data which can specify inversion of write data bit by bit to a test object address and a data section 13 are set up by a CPU 18.例文帳に追加

データ反転回路15は、ＣＰＵ18により検査対象アドレスとデータ部13への書込みデータのビット毎に反転を指定できるビット反転データとが設定されると記憶する。 - 特許庁

A multiplication circuit 18 multiplies the bit clock BCK by N to generate a system clock PLLCK.例文帳に追加

逓倍回路１８は、ビットクロックＢＣＫをＮ逓倍してシステムクロックＰＬＬＣＫを生成する。 - 特許庁

In the image compression apparatus, an input pixel effective bit number-setting section 18 sets an input pixel effective bit number which is the number of gradations of input pixel data.例文帳に追加

入力画素有効ビット数設定部１８は入力画素データの階調数である入力画素有効ビット数を設定する。 - 特許庁

Jitters or noise configured in the jitter/noise configuration area 18 are configured and limited to the bit selected in the bit selection area 20.例文帳に追加

ビット選択領域２０で選択されたビットに限定して、ジッタ／ノイズ設定領域１８で設定されたジッタ又はノイズが設定される。 - 特許庁

The memory cells (18) of each group (26) is connected between each word line (14) and a common isolation diode (28) connected with a bit line (16).例文帳に追加

各グループ(26)のメモリセル(18)は、それぞれのワード線(14)と、ビット線(16)に結合された共通分離ダイオード(28)との間に接続される。 - 特許庁

The electric drill is lowered, a bit 18 passes through a through hole 42 of the tool 40, and the bit 18 is rotated as it is to drill a second circular hole 37 in the bolt 54.例文帳に追加

そして、電動ドリルを下降させてビット１８を治具４０の貫通孔４２に貫通させ、そのままビット１８を回転させて、ボルト５４に第２の円形孔３７を穿設する。 - 特許庁

The first sub-bit line 28 has a lower resistivity than the bit line 16, and is electrically connected to the bit line 16 at least at two locations outside of the hydrogen barrier films 18, 25.例文帳に追加

第１のサブビット線２８は、ビット線１６と比べて抵抗率が低く、且つ水素バリア膜１８、２５の外側の少なくとも２箇所においてビット線１６と電気的に接続されている。 - 特許庁

The analog to digital converter(ADC) (18) includes a comparator (40), that sets a successive approximation binary register (42) by each bit.例文帳に追加

ＡＤＣ(１８)は、逐次近似バイナリレジスタ(４２)をビット毎に設定するコンパレータ(４０)を含む。 - 特許庁

A memory cell 100 utilizes a storage element 18, a multiplexer 121, first and second bit lines 32, 34, first and second switching elements 26, 28, and a switching mechanism 137.例文帳に追加

本発明のメモリセル(100)は、記憶素子(18)、マルチプレクサ(121)、第1と第2のビットライン(32,34)、第1と第2のスイッチング素子(26,28)、及びスイッチング機構(137)を利用する。 - 特許庁

In the time of execution of the streaming communication, a comparison and decision part 18 compares a communication bit rate value acquired by a communication bit rate value acquisition part 16 with an effective bit rate value calculated by an effective bit rate value calculation part 17 and makes a decision.例文帳に追加

ストリーミング通信実行時に、比較判定部１８において、通信ビットレート値取得部１６により取得された通信ビットレート値と、実効ビットレート値算出部１７により算出された実効ビットレート値とを比較判定する。 - 特許庁

Sense amplifiers 17, 18 are arranged respectively between a bit line BL1 of a memory cell block in which memory cells 29 are arranged and adjacent bit lines BL0, BL2.例文帳に追加

メモリセル２９を配置したメモリセルブロックのビット線ＢＬ１と、隣接ブロックのビット線ＢＬ０，ＢＬ２との間に、それぞれセンスアンプ１７，１８を介設する。 - 特許庁

A through-hole 14 is provided radially on the root side of a bit receiving hole 18 of the cylindrical body 11, and a ball 13 for a stopper is equipped in the through-hole 14.例文帳に追加

筒状本体部11のビット受容孔18の根元側半径方向に貫通孔14を設け、その内部にストッパー用ボール13を設備する。 - 特許庁

The horizontal parity bit is fed to a buffer input output section 32 together with cell data and written in a cell buffer 18.例文帳に追加

水平パリティビットはセルデータと共にバッファ入出力部３２に送られセルバッファ１８に書き込まれる。 - 特許庁

Moreover, the liquid object L from the nozzle which corresponds according to 18-bit using nozzle data is discharged.例文帳に追加

また、１８ビットの使用ノズルデータに応じて対応するノズルから液状体Ｌを吐出するようにした。 - 特許庁

A router bit 23 for dispensing cutting processing to a print substrate 11 is attached to the router head 18.例文帳に追加

ルータヘッド１８には、プリント基板１１に対して切断加工を施すルータビット２３が取り付けられている。 - 特許庁

The bit line isolation diffusion layer 18 includes a diffusion suppressor 18B for suppressing diffusion of an impurity.例文帳に追加

各ビット線分離拡散層１８は、不純物の拡散を抑制する拡散抑制物１８Ｂを含む。 - 特許庁

Consequently, an upper magnetic layer 17 of the TMR element 18 and the bit line 21 are brought into direct contact with each other.例文帳に追加

これにより、ＴＭＲ素子１８の上磁性層１７とビット線２１とを直接接触させる。 - 特許庁

A hole 19 larger than the hexagonal hole is formed in the center of a rotor 18 of the air motor so that the piston 13 and the driver bit 14 can be freely moved up and down in the air cylinder.例文帳に追加

エアモータのロータ18の中心に六角軸よりも大径の孔19を形成し、ピストン13とドライバビット14がエアシリンダ内を自由に昇降できるようにする。 - 特許庁

A multiplex level floating gate memory array (10) includes word lines (18) connected to memory cells along a row in the array, and a bit lines (12) connected along a column.例文帳に追加

多重レベル浮動ゲートメモリアレー(１０)は、アレー内の行に沿ってメモリセルに接続されたワード線(18)と、列に沿って接続されたビット線(12)を含む。 - 特許庁

The storage nodes 20 and the storage node contacts 18 are deviated regarding the storage node 20, and the storage node contact 18 provided along the adjoining bit line 12.例文帳に追加

蓄積ノード（２０）と蓄積ノード・コンタクト（１８）は、隣接するビット線（１２）に沿って配置される蓄積ノード（２０）と蓄積ノード・コンタクト（１８）に関してずらされる。 - 特許庁

The image sensor includes column read circuits 18-1 to 18-3 for reading information of a 1-bit memory M in each pixel to add the information to the particular counter corresponding to the pixel.例文帳に追加

画素内の１ビットメモリＭの情報を読み出して、その画素に対応する特定のカウンタに加算する列読み出し回路１８−１〜１８−３がある。 - 特許庁

In the encoder circuit 3, an output buffer circuit 18 monitors the state of an output bit stream, and a quantization circuit 13 is controlled by a bit rate control circuit 20 according to the bit rate.例文帳に追加

さらにこのエンコーダー回路３において、出力バッファ回路１８にて出力ビットストリームの状態が監視され、そのビットレートに従ってビットレート制御回路２０を通じて量子化回路１３が制御される。 - 特許庁

To the memory cell 11, a read word line part 15, a write word line part 16 for the memory cell, a read bit line part 17 for the memory cell and a write bit line part 18 for the memory cell are added.例文帳に追加

また、メモリセル１１に対してリードワードライン部１５、メモリセルのライトワードライン部１６、メモリセルのリードビットライン部１７及びメモリセルのライトビットライン部１８を付加する。 - 特許庁

A feedback loop means feeds the converted bit length outputted from the bit length converter 26 back to a plurality of integrators 12, 15, 18, 21 and 24 in the integration means.例文帳に追加

帰還ループ手段は、ビット長変換器２６からのビット長変換出力を上記積分手段の複数の各積分器１２，１５，１８，２１及び２４に帰還する。 - 特許庁

A coding control device 19 uses the quantity of generated codes BIT (N) predicted by the device 18 for controlling the coding processing in the device 12.例文帳に追加

符号化制御器１９は、発生符号量予測器１８によって予測された予測発生符号量BIT(N)を符号化器１２における符号化処理の制御に用いる。 - 特許庁

A decoder 22 decides correct/error or the pre-pit synchronous-bit b2 detection based on the parallel outputs of the shift register 18.例文帳に追加

デコーダ２２はシフトレジスタ１８のパラレル出力に基づき、プリピット同期ビットｂ２の検出の正誤を判定する。 - 特許庁