例文 (334件) |
7-bitの部分一致の例文一覧と使い方
該当件数 : 334件
The Microsoft protocol uses 1 start bit, 7 data bits, no parity and one stop bit at the speed of 1200 bits/sec. 例文帳に追加
マイクロソフトプロトコルは、1200 bits/sec のスピードで、1 スタートビット(1 start bit)、7 データビット(7 data bits)、パリティなし、1 ストップビット(1 stop bit)である。 - JM
The top bit (bit 7) of the MODE data is invariably set to "1" and the top bit (bit 7) of the EXT data is invariably set to "0".例文帳に追加
MODEデータの先頭ビット(ビット7)は必ず「1」とされ、EXTデータの先頭ビット(ビット7)は必ず「0」とされる。 - 特許庁
Further, the second bit 9 is also constituted in the same way as the first bit 7.例文帳に追加
また、前記第2ビット9も第1ビット7と同様に構成する。 - 特許庁
In the semiconductor storage device, dummy bit lines 7a are formed in parallel with bit lines 7 separately from the same layer as that of the bit lines 7.例文帳に追加
ダミービット線7aは、ビット線7と同一の層から分離して形成され、かつビット線と並走している。 - 特許庁
A failed bit specifying section 11-1 specifies the failed bit from bits bit0 to 7.例文帳に追加
故障ビット特定部11−1は、ビットbit0〜7から故障ビットを特定する。 - 特許庁
On the other hand, an original document file F is developed as a bit map in a bit map memory 7.例文帳に追加
また、オリジナルの文書ファイルFをビットマップメモリ7にビットマップ展開する。 - 特許庁
When a precharge of a selecting bit line is started, a bit line potential sensing circuit 7 senses a bit line potential.例文帳に追加
選択ビット線のプリチャージが開始されると、ビット線電位検知回路7でビット線電位を検知する。 - 特許庁
The 6th bit (Data 2) from the high-order of input data in 8 bits and the LSB (Data 0) can be replaced with each other to provide an output of data (Data 7, 6, 5, 4, 3', 2') with N (6) bit gradation.例文帳に追加
入力8bitの上位から6bit目(Data2)とLSB(Data0)との入替を可能とし、N(6)bit階調のデータ(Data7、6、5、4、3’、2’)を出力する。 - 特許庁
The database server 7 stores the still picture (bit map data).例文帳に追加
データベースサーバ7は、上記静止画(ビットマップデータ)を保存する。 - 特許庁
The bit expanding part 7 converts the quaternary voltage signal to 2-bit data.例文帳に追加
ビット展開部7は4値の電圧信号を2ビットデータに変換する。 - 特許庁
A drill bit, the frame of which comprises a front section (3) with protrusions (7) is provided.例文帳に追加
フレームが、突起(7)を備える前部(3)を有するドリルビット。 - 特許庁
a first control circuit 7 controls potentials of the word line and the bit line.例文帳に追加
第1の制御回路7は、ワード線、及びビット線の電位を制御する。 - 特許庁
In parallel, a serial/parallel conversion device 7 converts the bit steam Bs into a sample signal SMP.例文帳に追加
それと並行して、シリアル/パラレル変換器7によりサンプル信号SMPに変換する。 - 特許庁
A shift bit number detection part 7 detects the number of bits where '0' continues from a higher order that eliminates a sign bit out of inputted N bit amplitude data as a shift bit number.例文帳に追加
シフトビット数検出部7は、入力されたNビットの振幅データのうちの、サインビットを除いた上位から”0”が連続しているビット数をシフトビット数として検出する。 - 特許庁
An m-bit (m: positive integer) partial product part 7 ANDs the LSB of the multiplier shift register 4 and the respective bits of an m-bit multiplicand.例文帳に追加
mビット(mは正の整数)の部分積部7は乗数シフトレジスタ4のLSBとmビットの被乗数の各ビットとを論理積する。 - 特許庁
A first quantizer SMP 1 quantizes data to 8 bit values and the second quantizer SMP 2 quantizes data to 7 bit values.例文帳に追加
第1量子化器SMP1は、データを8ビット値に量子化し、第2量子化器SMP2は、データを7ビット値に量子化する。 - 特許庁
A triangular window curtain bit expansion part 43 expands one bit signal of 2.8224 MHz into 7 bits by multiplying the signal by a triangular window function.例文帳に追加
三角窓掛けビット拡張部43は、2.8224MHz、1ビット信号に三角窓関数を掛けて7ビットにビット拡張する。 - 特許庁
A transcoder 3 converts the bit rate of a video stream into a set conversion bit rate dictated by a conversion controlling means 7.例文帳に追加
トランスコーダ3はビデオストリームのビットレートを、変換制御手段7の指示する設定変換ビットレートで変換する。 - 特許庁
A converting part 7 converts a one-bit digital signal D1 from a reproducing signal processing part 4 into a multi-bit digital signal DM and attenuates it.例文帳に追加
変換部7は、再生信号処理部4からの1ビットデジタル信号D_1をマルチビットデジタル信号D_Mに変換するとともに減衰する。 - 特許庁
Displaced bit strings 7 formed by displacing portions of the bit strings of the track 5 in a radial direction are arranged in the region of a portion of the disk 1.例文帳に追加
ディスク1の一部の領域において、トラック5の一部のピット列を半径方向に変位させた変位ピット列7を配置する。 - 特許庁
The level of the multi-bit digital signal DM converted into the multi-bit in a conversion part 7 is detected by a level detecting part 11.例文帳に追加
レベル検出部11は、変換部7によりマルチビット化されて得られたマルチビットデジタル信号D_Mのレベルを検知する。 - 特許庁
a computer file that contains text (and possibly formatting instructions) using seven-bit ASCII characters 例文帳に追加
7ビットのアスキー文字を用いるテキスト(そしておそらく書式設定命令)を含むコンピュータファイル - 日本語WordNet
You may find that using the term X Windows to describe X11 can be offensive to some people; for a bit more insight on this, see X(7) . 例文帳に追加
X11 をX Windows と呼ぶと気を悪くする人もいます。 詳しくは X(1) をご覧ください。 - FreeBSD
In a reproduction mode, the bit stream 7 is separated into the spectrum parameter and the image compression data.例文帳に追加
再生時は、ビットストリーム7は、スペクトルパラメータと画像圧縮データに分離される。 - 特許庁
A nonlinear capacitor 7 is connected with a bit line 2 directly or via an isolation circuit 30.例文帳に追加
ビット線2に直接または分離回路30を介して、非線形容量7を接続する。 - 特許庁
A coding section 8 encodes an output of the section 3 and outputs an output bit stream 7.例文帳に追加
その出力は、符号化部8によって符号化されて、出力ビットストリーム7として出力される。 - 特許庁
And handling can be prevented because a standard driver bit is not fitted with the rotating part 7.例文帳に追加
また、標準的なドライバビットは回動部7に嵌合できないので、いじり止めを図ることができる。 - 特許庁
A scraper 14 for removing broken pieces created during peeling-off is arranged at the lower side of the bit 7.例文帳に追加
剥離時に生じた破片を除去するスクレーパ14をビット7の下側に配設する。 - 特許庁
A regeneration part 7 sequentially regenerates N-bit data based on the output of each balance detector.例文帳に追加
再生部7は、各バランス検波器の出力に基づいて、Nビットのデータを順次再生する。 - 特許庁
A similar circuit is constituted up to the bit '7' of each of registers as shown in a figure 1.例文帳に追加
以下、図1に示すように、各レジスタのビット7まで同様の回路が構成される。 - 特許庁
A bit 7 for peeling off the crushed floor tile is diagonally installed downward at the inner side of the tip of a hammer 6.例文帳に追加
ハンマー6の先端内側に小割りした床タイルを剥離するビット7を下向きに斜設する。 - 特許庁
The section 8 transfers the bit map expanded data by the section 7 to an output device.例文帳に追加
出力部8は、前記展開処理部7でビットマップ展開したデータを、出力デバイスに転送する。 - 特許庁
A control circuit 7 controls the potentials of the plurality of word lines and the plurality of bit lines.例文帳に追加
制御回路7は、複数のワード線、及び複数のビット線の電位を制御する。 - 特許庁
Then, graphics are expanded to bit maps for every graphic in an expansion processing part 7 to be outputted from an output part 8.例文帳に追加
そして、図形毎に展開処理部7でビットマップ展開し、出力部8から出力する。 - 特許庁
Capacitors 20 are formed on the bit lines 7 and have cell plates 13.例文帳に追加
キャパシタ20は、ビット線7の上層に形成され、かつセルプレート13を有している。 - 特許庁
The bit line potential control circuit 7 controls the reference bit line /RBL to a voltage level different from the voltage level of the bit line /BLi during the operation of reading data from the memory cell 21.例文帳に追加
ビット線電位制御回路7は、メモリセル21からデータを読み出す読み出し動作時に、リファレンスビット線/RBLをビット線/BLiの電圧レベルと異なる電圧レベルに制御する。 - 特許庁
A q-bit class code obtained by degenerating a p-bit code and the n-bit code from a blocking circuit 6 and an averaging circuit 7 is supplied from the degeneration ROM 8 to a learning circuit 53.例文帳に追加
ブロック化回路6、平均化回路7からのpビットのコードとnビットのコードとを縮退させたqビットのクラスコードは、縮退ROM8から学習回路53へ供給される。 - 特許庁
A sum check bit obtaining part 7 obtains an error detection and correction encoded sum check bit, and a digital watermark embedding part 8 embeds the sum check bit to the original image with the use of the digital watermark.例文帳に追加
サムチェックビット取得部7は、誤り検出訂正符号化されたサムチェックビットを取得し、電子透かし埋め込み部8は、このサムチェックビットを、電子透かしを用いて原画像に埋め込む。 - 特許庁
A pair of complementary bit lines are constituted of bit lines (BL0, NBL0) to (BLn, NBLn) of the same row at the sub-arrays 8, 8 disposed at the left and right sides of the sequence 7 to become an open bit line type.例文帳に追加
センスアンプ列7の左方及び右方に位置するサブアレイ8、8において、同一行のビット線同士(BL0、NBL0)〜(BLn、NBLn)により相補のビット線対が構成されていて、オープンビット線型となっている。 - 特許庁
The word lines WL and the bit lines BL are drawn out up to bit line contact areas 4 and word line contact areas 5 and electrically connected with probe mechanisms 100 in bit line contacts 6 and word line contacts 7.例文帳に追加
ワード線WL、ビット線BLは、ビット線コンタクト領域4及びワード線コンタクト領域5まで引き出され、ビット線コンタクト6及びワード線コンタクト7においてプローブ機構100と電気的に接続される。 - 特許庁
A refinement bit encoding section 7 encodes a bit with a highest contribution of enhancing the image quality with priority in the refinement bit group not yet encoded as the encoding sequence.例文帳に追加
一方、既有意ビット群は、既有意ビット符号化部7で、符号化順序として、まだ符号化されていない既有意ビット群の中で、最も画像品質を向上させる寄与度が高いビットから優先的に符号化される。 - 特許庁
A pair of complementary bit lines is composed of bit lines (BL0, NBL0) to (BLn, NBLn) in the same row at the sub-arrays 8, 8 positioned at the left and right sides of the row of sense amplifiers 7 to become an open bit line type.例文帳に追加
センスアンプ列7の左方及び右方に位置するサブアレイ8、8において、同一行のビット線同士(BL0、NBL0)〜(BLn、NBLn)により相補のビット線対が構成されていて、オープンビット線型となっている。 - 特許庁
In the sub-arrays 8, 8 located on the left and right sides of the sense amplifier column 7, pairs of complementary bit lines are formed by bit lines on the same array, (BL0, NBL0) to (BLn, NBLn) to become an open bit line type.例文帳に追加
センスアンプ列7の左方及び右方に位置するサブアレイ8、8において、同一行のビット線同士(BL0、NBL0)〜(BLn、NBLn)により相補のビット線対が構成されていて、オープンビット線型となっている。 - 特許庁
An ECC function verification control circuit 4 verifies the function of an ECC circuit 10 by comparing a bit position where the one-bit error occurs with a bit position where the circuit 10 detects the one-bit error from outputs of the two selectors 6 and 7 and also comparing a data value before the one-bit error occurs with a data value after the circuit 10 corrects the one-bit error.例文帳に追加
ECC機能検証制御回路4は、1ビット誤りを発生させたビット位置と、ECC回路10が二つのセレクタ6,7の出力から1ビット誤りを検出したビット位置とを比較し、また、1ビット誤りを発生させる前のデータ値とECC回路10が1ビット誤りを訂正した後のデータ値を比較することにより、ECC回路10の機能を検証する。 - 特許庁
A pulse pattern generating part 7 generates pulse patterns in which the amplitude direction of the data of a plurality of the same patterns held and output from the data holding part 3 while having phases different from each other by one bit or a half bit is emphasized or suppressed in one bit unit or a half bit unit.例文帳に追加
パルスパターン発生部7は、データ保持部3から保持出力される1ビット又は半ビットずつ位相の異なる複数の同じパターンのデータの振幅方向が1ビット又は半ビット単位で強調又は抑制されたパルスパターンを発生する。 - 特許庁
Concerning this semiconductor memory device, when a high level signal is outputted from a test signal generating circuit 7, MOS transistors M1 and M2 are turned on, a bit line setting voltage VB1 is impressed to a bit line BL and a bar bit line bar setting voltage VB2 is impressed to a bit line bar /BL respectively.例文帳に追加
テスト信号発生回路7からハイレベルの信号が出力されると、MOSトランジスタM1、M2はオンし、ビット線(BL)にビット線設定電圧(VB1)が、ビット線バー(/BL)にバービット線バー設定電圧(VB2)が、それぞれ印加される。 - 特許庁
The storage apparatus comprises a bit line diffusion layer 2 extending in the substrate 1 in columns, an insulating film 14 formed on a region between the bit line diffusion layers 2, word lines 3 on the substrate 1 and the insulating film 14, and bit line backing wiring 7 above the bit line diffusion layers 2.例文帳に追加
基板1中に列方向に延びるビット線拡散層2、ビット線拡散層2の間の領域上に形成された絶縁膜14、基板1及び絶縁膜14上のワード線3、ビット線拡散層2上方のビット線裏打ち配線7を備える。 - 特許庁
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