「Clock In」に関連した英語例文の一覧と使い方(24ページ目) - Weblio英語例文検索

To provide a method for regulating clock of an optical disk device which is capable of normally detecting the clock even when there is a disk defect in accessing.例文帳に追加

アクセス時やディスク欠陥がある場合にも正常にクロック検出を行い得る光ディスク装置のクロック調整方法を提供する。 - 特許庁

To obtain an image forming apparatus which enables the use of an SSCG (spread spectrum clock generator) even in a circuit requiring the accuracy of elapsed time of an input clock.例文帳に追加

入力クロックの積算時間に精度を要求される回路においても、ＳＳＣＧの使用を可能とした画像形成装置を得る。 - 特許庁

To provide a system and an apparatus for synchronization between heterogeneous periodic clock domains capable of preventing performance degradation due to a latency increase in multi-clock domain environments, a circuit for detecting synchronization failure, and a method of receiving data.例文帳に追加

異種周期クロックドメイン間の同期化システム、同期化装置、同期化失敗検出回路及びデータ受信方法を提供する。 - 特許庁

To provide the sigma delta type D/A converter of high quality which is suppressed in the adverse effect of a phase shift between a sample clock and a noise shaper clock.例文帳に追加

サンプルクロックとノイズシェーパクロックとの位相のずれによる悪影響を抑えた高品位のシグマデルタ方式Ｄ／Ａ変換器を提供する。 - 特許庁

At that time, the noise is reduced or suppressed by changing the cycle of the clock signal CLK generated in the clock generation part 42.例文帳に追加

このとき、クロック発生部４２において生成されるクロック信号ＣＬＫの周期を変動させることによってノイズを低減又は抑制する。 - 特許庁

The compensation signal is acquired by superposing a compensation voltage on a predetermined reference voltage in synchronization with a first clock signal or a second clock signal.例文帳に追加

補償信号は、所定の基準電圧に、第１クロック信号または第２クロック信号に同期して補償電圧が重畳されたものである。 - 特許庁

A wave detecting part 32 detects the modulation signal, based on the clock transmission signal which is converted to be in an electric signal state by a clock reception antenna 31.例文帳に追加

検波部３２は、クロック受信アンテナ３１で電気信号状態に変換されたクロック伝送信号から変調信号を検波する。 - 特許庁

This magnetic reproducing device is provided with a counter reset based on a reference clock F and self-reset at least once in the period of the reference clock.例文帳に追加

磁気再生装置は、基準クロックＦによってリセットされ、その基準クロック間に少なくとも１回は自己リセットされるカウンタを備える。 - 特許庁

A device acquires time data from the clock 52 of a personal computer 50, and also acquires time data from the built-in clock 30 of a digital camera 10.例文帳に追加

パーソナルコンピュータ５０の時計５２から時刻データを取得すると共に、デジタルカメラ１０の内蔵時計３０から時刻データを取得する。 - 特許庁

In an STC generator 25, correction clock data STC are generated based on reference clock data STC_S and correction data STC_offset_c corresponding to a display mode.例文帳に追加

ＳＴＣ生成部２５において、基準クロックデータＳＴＣ＿Ｓと、表示モードに応じた補正データSTC_offset_cとを基に、補正クロックデータＳＴＣを生成する。 - 特許庁

A phase adjustment circuit 12 according to an embodiment operates in response to a phase difference between a first clock signal and a second clock signal.例文帳に追加

本実施形態の本実施形態の位相調整回路１２は、第１クロック信号と第２クロック信号との位相差に応じて動作する。 - 特許庁

To provide a semiconductor integrated circuit capable of reducing clock skews and reducing also noise in power supply and power consumption due to the operation of a clock buffer.例文帳に追加

クロックスキュー低減と共にクロックバッファの動作による電源ノイズ並びに消費電力を低減できる半導体集積回路を提供する。 - 特許庁

To perform a reliable delay fault test by generating a launch clock and a capture clock having an original pulse width in accordance with timing restrictions.例文帳に追加

本来のパルス幅のラウンチクロック及びキャプチャクロックをタイミング制約に応じて発生することにより、確実な遅延故障テストを可能にする。 - 特許庁

The inverter circuit 23 generates a second inverted clock signal/LCLK, obtained by inverting the first clock signal LCLK generated in the inverter circuit 22.例文帳に追加

インバータ回路２３は、インバータ回路２２で生成された第１クロック信号ＬＣＬＫを反転させ第２反転クロック信号／ＬＣＬＫを生成する。 - 特許庁

A wind force power generating part is installed in the monument having a clock display part, and electric power is supplied from the wind force power generating part to the clock display part.例文帳に追加

時計表示部を有するモニュメントに風力発電部を設置し、この風力発電部から、時計表示部への電力を供給する。 - 特許庁

A generating part 28 uses the sampling data in each sampling clock and generates phase comparison data showing the shift of a phase from the carrier of the sampling clock.例文帳に追加

生成部２８は、サンプリングクロックごとに、サンプリングデータを用いて、サンプリングクロックのキャリアに対する位相のずれを示す位相比較データを生成する。 - 特許庁

Clock supply control means 31 controls to stop/start output clocks #1 and #2 of clock generating devices 10 and 11 in sequence at a time interval.例文帳に追加

クロック供給制御手段３１はクロック生成装置１０，１１の出力のクロック＃１，＃２をある時間間隔で順にストップ／スタート制御する。 - 特許庁

A mapping unit 74 and a digital filter 75 and a D/A conversion unit 76 perform processing in accordance with the clock selected by the clock selection unit 93.例文帳に追加

マッピング部７４、デジタルフィルタ７５及びＤ／Ａ変換部７６は、クロック選択部９３で選択されるクロックに従って処理を行う。 - 特許庁

The oscillator 40 controls a frequency of an output clock signal 14 in response to detection of a frequency error of an input clock signal 12.例文帳に追加

発振器４０は、入力クロック信号１２の周波数エラーの検出に応答して、出力クロック信号１４の周波数を制御する。 - 特許庁

To provide a post-write buffer for preventing a host data bus from being free during clock synchronism in the computer of a double clock system.例文帳に追加

二重クロック方式のコンピュータにおいてクロック同期を行う間にホスト・データバスを遊ばせないようにする後置書込みバッファを提供する。 - 特許庁

To provide an antenna for a radio correction clock having high reception performance and high antimagnetic property without having a useless space in a clock armor.例文帳に追加

時計外装内に無駄なスペースを有さず、高い受信性能および高い耐磁性能を持つ電波修正時計用アンテナを提供すること。 - 特許庁

A PWM signal generating circuit 32 generates signals G1, G2 based on a reference clock signal P generated in a clock generating circuit 31.例文帳に追加

クロック発生回路３１で発生された基準クロック信号Ｐに基づいて、ＰＷＭ信号発生回路３２は信号Ｇ１，Ｇ２を生成する。 - 特許庁

Output data of an A/D converter circuit 10 are written in a buffer circuit 11 based on a write clock, where a written clock number is counted.例文帳に追加

Ａ／Ｄ変換回路１０の出力データは書き込みクロックに基づいてバッファ回路１１に書き込まれ、書き込みクロック数がカウントされる。 - 特許庁

In this case, a PLL is performed at the speed of response corresponding to the magnitude of the coefficient k, and a reference clock synchronizing with a clock at encoding is outputted.例文帳に追加

この場合、係数ｋの大きさに応じた応答速度で、PLLが行われ、符号化時のクロックに同期する基準クロックが出力される。 - 特許庁

To provide a data line driving circuit capable of generating a data signal in synchronization with a clock signal and eliminating deviation of phases of the clock signal and the data signal.例文帳に追加

クロック信号に同期してデータ信号を展開するデータ線駆動回路において、クロック信号とデータ信号との位相のズレを解消する。 - 特許庁

A frame synchronizing clock section 11 outputs a frame synchronizing clock synchronized with an arrival time timing of a known pattern portion included in a received signal.例文帳に追加

フレーム同期クロック部１１は、受信信号に含まれる既知パターン部分の到来時間タイミングに同期したフレーム同期クロックを出力する。 - 特許庁

To provide a frequency divider circuit in which the delay time of a clock signal is hardly changed even when the frequency dividing ratio of the inputted clock signal is changed.例文帳に追加

入力されるクロック信号の分周比を変化させてもクロック信号の遅延時間がほとんど変化しない分周回路を提供する。 - 特許庁

To suppress the occurrence of a reading and a writing error in a magnetic recorder due to the difference between a reference clock of a synchronizing signal and a clock of a data pattern.例文帳に追加

同期信号の基準クロックとデータパターンのクロックの差に起因する磁気記録装置における読み書きエラーの発生を抑制する。 - 特許庁

Thereby, at the time of a test, as opposed to the original clock signal, there is generated a clock signal including the deviation in the time base direction according to the offset.例文帳に追加

これにより、試験時には、本来のクロック信号に対し、オフセットに応じた時間軸方向のずれを含むクロック信号が生成される。 - 特許庁

The clock generating means 90 corrects the frequency of the third clock 142 so as to be in the designated range based on the comparison result 152.例文帳に追加

クロック発生手段９０は、比較結果１５２に基づいて第３のクロック１４２の周波数が所定の範囲の値になるように補正する。 - 特許庁

In the fine adjustment mode, an oscillation control circuit 15 increases or decreases a control voltage VT according to a phase difference between the reference clock and the frequency divided clock.例文帳に追加

発振制御回路15は、微調整モードにおいて、基準クロックと分周クロックとの位相差に応じて制御電圧VTを増減させる。 - 特許庁

In a video signal reproducing device, run length-coded image data are decoded by using a pixel clock as a dynamic clock during an image display period.例文帳に追加

映像信号再生装置において、画像表示期間では、ピクセルクロックを動作クロックとして、ランレングス符号化された画像データを復号する。 - 特許庁

In a circuit substrate 32, a clock function block 21 having a clock function counting present time and a function setting a time schedule is installed.例文帳に追加

回路基板３２には現在時刻を計時する時計機能およびタイムスケジュールを設定する機能を有した時計機能ブロック２１が実装される。 - 特許庁

The gating cell GC has a latch circuit for latching an enable signal to activate an object of the clock gating in synchronization with a clock signal.例文帳に追加

そのゲーティングセルＧＣは、クロックゲーティングの対象を活性化させるイネーブル信号をクロック信号に同期してラッチするラッチ回路を備える。 - 特許庁

A reference clock inputted from a clock generator 321 to the timing generation circuit 306 is subjected to spectrum spread modulation in a frequency diffusion circuit 322.例文帳に追加

クロックジェネレータ３２１からタイミング生成回路３０６に入力する基準クロックは周波数拡散回路３２２でスペクトラム拡散変調する。 - 特許庁

To provide a clock signal generation circuit capable of efficiently generating clock signals even when using weak radio waves as in radio broadcasting.例文帳に追加

ラジオ放送のような微弱な電波を利用しても効率良くクロック信号を生成することが可能なクロック信号生成回路を提供する。 - 特許庁

Also, the 1/2 frequency divided clock signal Q3 whose phase is shifted by 90 degrees to the clock signal Q1 is generated in the D flip-flop 7.例文帳に追加

また、Ｄ型フリップフロップ７でそのクロック信号Ｑ１に対して位相が９０度ずれた１／２分周クロック信号Ｑ３を生成する。 - 特許庁

To provide an analog clock capable of concurrently displaying a time in displaying information other than the time, using a pointer of the clock.例文帳に追加

時計の指針を使用して、時刻以外の情報表示を行う際に、同時に時刻表示を行うことができるアナログ時計を提供する。 - 特許庁

In the IC 32, the reception of data is performed by a data receiving circuit 37 synchronously with the clock signal to be received by a clock receiving circuit 36.例文帳に追加

ＩＣ３２では、クロック受信回路３６が受信するクロック信号に同期して、データ受信回路３７によるデータの受信が行われる。 - 特許庁

In the fine clock mark detection circuit(FCM detection circuit) 103, a comparator 1031 compares the fine clock marks FCM for a plurality of levels.例文帳に追加

ファインクロックマーク検出回路（ＦＣＭ検出回路）１０３においては、コンパレータ１０３１はファインクロックマークＦＣＭを複数のレベルでコンパレートする。 - 特許庁

In a data recovery circuit, a phase-locked loop (PLL) circuit is used for providing a plurality of fixed clock signals, each of which has a clock phase.例文帳に追加

当該データ再生回路では、位相ロックループ（ＰＬＬ）回路を用いて、各々がクロック位相を有する複数の固定クロック信号を供給する。 - 特許庁

However, the system 11 lowers the power source voltage of the circuit 10 in one portion during a clock frequency modulating period where the clock frequency C decreases.例文帳に追加

ただしクロック周波数Ｃが減少するクロック周波数変調期間の一部では、システム１１はまた回路１０の電源電圧を下げる。 - 特許庁

In such constitution, selection of the clock selector 2 and the selector 3 are controlled so that phase difference between the clock signal and a RF signal is minimized.例文帳に追加

かかる構成にて，クロック信号とＲＦ信号との位相差が最小になるように，クロックセレクタ２およびセレクタ３の選択を制御する。 - 特許庁

Supply of a synchronization clock signal to a CPU 2 is stopped in the sleep mode, and the clock signal is supplied to other circuit modules 4-7.例文帳に追加

スリープモードではＣＰＵ（２）への同期クロック信号の供給が停止され、その他の回路モジュール（４〜７）へ同期クロック信号が供給される。 - 特許庁

A synchronous selector section 220 generates a command having the same frequency as for the memory clock by aligning the generated plurality of commands in synchronization with the memory clock.例文帳に追加

同期セレクタ部２２０は、その生成された複数のコマンドをメモリクロックに合わせて整列してメモリクロックと同じ周波数のコマンドを生成する。 - 特許庁