「Clock In」に関連した英語例文の一覧と使い方(22ページ目) - Weblio英語例文検索

The overtaking detection unit 8 detects whether the selected clock signal overtakes the input data in terms of phase, and performs control so as to switch the selected clock signal to other clock signal generated by the clock signal generation unit according to the detection result.例文帳に追加

追い越し検知部８は、選択したクロック信号が入力データを位相的に追い越しているか否かを検知し、当該検知に基づき選択したクロック信号をクロック信号生成部で生成した他のクロック信号に切り替えるように制御する。 - 特許庁

On the basis of clock switching signals S_CLKS2 and delay selection signals S_DS2 outputted from the clock duty specifying part 12, the duty ratio of the clock signals CLKA before the correction is automatically corrected without using the external signals in the clock generation part 13.例文帳に追加

クロックデューティ特定部１２から出力されるクロック切り替え信号Ｓ_ＣＬＫＳ２と遅延選択信号Ｓ_ＤＳ２をもとにして、クロック生成部１３で補正前クロック信号ＣＬＫＡのデューティ比の自動補正が外部信号を用いずに行われる。 - 特許庁

When a ready signal #TRDY being output from a second controller (a target controller) is disabled for one clock of a clock signal PCIck, a holding clock enable signal FFCE being enabled corresponding to the one clock is inputted in a data holding means 4.例文帳に追加

仮に第２のコントローラ（ターゲットコントローラ）から出力されたレディ信号＃ＴＲＤＹがクロック信号ＰＣＩｃｋの１クロック間で非有効のときは、その１クロックに対応して有効にされる保持クロックイネーブル信号ＦＦＣＥがデータ保持手段４に入力される。 - 特許庁

The slave station 2 has a timing adjusting circuit 21 which generates a corrected clock signal by adjusting the timing of the clock signal so that the difference in delay time between the received adjusting data and clock signal has a proper value, and uses the corrected clock signal for internal processing.例文帳に追加

スレーブ局２は、受信した調整用データとクロック信号との遅延時間の差が適正値になるようにクロック信号のタイミングを調整した補正クロック信号を生成して内部処理に用いるタイミング調整回路２１を有する。 - 特許庁

This DLL circuit is equipped with a delay circuit 20 between a clock buffer 5 and an output buffer 10 so as to put the input clock CLK inputted to the clock buffer 5 and the output clock OCLK outputted from the output buffer 10 in phase with each other.例文帳に追加

このＤＬＬ回路には、クロックバッファ５に入力される入力クロックＣＬＫと出力バッファ１０から出力される出力クロックＯＣＬＫとの位相を合わせるために、これらバッファ間に遅延回路２０が備えられている。 - 特許庁

To suppress electromagnetic wave noise to solve an EMI problem, in a clock signal supply method, a clock signal supply device using the clock signal supply method, and am image forming apparatus having the clock signal supply device.例文帳に追加

クロック信号供給方法、当該クロック信号供給方法を用いたクロック信号供給装置および当該クロック信号供給装置を備えた画像形成装置において電磁波ノイズを抑制させてＥＭＩ問題の解決を図ることである。 - 特許庁

To provide a clock generating method and a clock generating apparatus that enables the generation of a clock for properly synchronizing to a various synchronous idles including jitters even when there are variations in manufacturing a voltage controlled oscillator which becomes a clock generation source.例文帳に追加

クロック生成源となる電圧制御発振器に製造ばらつきがあるような場合であれ、ジッターを含む各種周期信号に的確に同期するクロックを生成することのできるクロック生成方法及びクロック生成装置を提供する。 - 特許庁

To provide a clock signal reproduction PLL circuit which operates with high stability and is capable of reproducing a clock signal with high accuracy in the clock signal reproduction PLL circuit for reproducing the clock signal from a signal read and generated from a recording medium.例文帳に追加

記録媒体から読出して生成された信号からクロック信号を再生するクロック信号再生ＰＬＬ回路において、動作安定性が高く、かつ精度のよいクロック信号を再生可能としたクロック信号再生ＰＬＬ回路を提供する。 - 特許庁

To reduce peak values of spectrum at a reference frequency of a clock signal and the respective harmonic frequencies of it without extending a frequency modulation range to the clock signal in a clock signal generating method and its device to generate the clock signal.例文帳に追加

クロック信号を発生するクロック信号発生方法及び装置において、クロック信号に対する周波数変調範囲を大きくすることなく、クロック信号の基本周波数及びその各高調波周波数でのスペクトルのピーク値を低減すること。 - 特許庁

A repeater circuit 30 outputs either first or second clock signals in accordance with whether CAS latency is 1 or 2 or more based on a clock signal transmitted from an internal clock generating circuit 16 by a clock signal line.例文帳に追加

リピータ回路３０は、内部クロック生成回路１６からクロック信号線ＣＢＬ１により伝達されたクロック信号に基づいて、ＣＡＳレイテンシが１か、あるいは２以上であるかに応じて、第１および第２のクロック信号のいずれかを出力する。 - 特許庁

A clock reproduction part 22 of the receiver unit 2-1 reproduces a clock in synchronous with the transmission speed of a frame, and by frequency-dividing and multiplying the reproduced clock, generates a clock which corresponds to the output speed of the TS outputted from the separation part 21.例文帳に追加

受信装置２−１のクロック再生部２２は、フレームの伝送速度に同期したクロックを再生し、再生したクロックを分周及び逓倍することにより、分離部２１により出力されるＴＳの出力速度に対応するクロックを生成する。 - 特許庁

The address coincidence and comparison circuit 160 is made a non-operation state in a clock cycle in which write-in operation is indicated.例文帳に追加

アドレス一致比較回路１６０は、書込動作が指示されたクロックサイクルにおいては、非動作状態とされる。 - 特許庁

Flip flops 10-1, 10-2 take in input signals mutually in opposite phases in the rise duration of a clock.例文帳に追加

位相が互いに反対の入力信号はフリップフロップ１０−１，１０−２にクロックの立ち上がりで取り込まれる。 - 特許庁

Even in the case of sleep during a standby state in a PDC or the like, the system master clock in the sleep state can accurately be maintained.例文帳に追加

ＰＤＣ等における待ち受け中のスリープ時にも、スリープ時システムマスタークロックを正確に保持できる。 - 特許庁

To provide a master clock input circuit excellent in amplifying characteristics in which any generation noise in switching a mode is small.例文帳に追加

増幅特性に優れ且つモード切り換え時の発生ノイズが小さいマスタクロック入力回路を提供する。 - 特許庁

The transmitting side apparatus 101 to which the service clock and a common clock have been inputted operates setting data by grasping comparatively rough second variations of the common clock and the service clock to reduce fine first variations of the common clock and the service clock which have been adjusted by adjusting frequencies and phases with operated digital setting data, and outputs the first variations and the setting data while containing them in clock data.例文帳に追加

送信側装置１０１は、サービスクロックと共通クロックを入力され、演算されたディジタルの設定データにより周波数位相調整した調整済み共通クロックとサービスクロックとの微細な第一の変動が小さくなるよう、共通クロックとサービスクロックとの比較的粗な第二の変動を把握して設定データを演算すると共に、第一の変動と設定データをクロックデータに内包し出力する。 - 特許庁

The data reception device transmits clock information for changing the frequency of the transmitter master clock to change the frequency of the master clock of the data transmission device and generates a receiver master clock synchronized with a digital data clock received from the data transmission device in response to reception of an instruction signal for switching an operation clock mode, from the data transmission device and is operated on the basis of the receiver master clock.例文帳に追加

データ受信装置は、送信装置マスタークロックの周波数を変更させるクロック情報を送信してデータ送信装置のマスタークロックの周波数を変更させ、データ送信装置から動作クロックモードを切り換える指示信号を受信したときにデータ送信装置から受信したデジタルデータクロックに同期した受信装置マスタークロックを生成し、当該受信装置マスタークロックに基づいて動作する。 - 特許庁

In the power supply transmitter 20, adjustment is performed so as to turn a potential difference between the clock pair signal line 40 and the sync pair signal line 50 to 48 V when serial signals are not transmitted to the clock pair signal line 40 and clock signals are sent to the clock pair signal line 40 in the state.例文帳に追加

電源供給送信機２０では、クロックペア信号線４０にシリアル信号が送信されていないとき、クロックペア信号線４０とシンクペア信号線５０の電位差が４８Ｖになるように調整されており、この状態で、クロックペア信号線４０にクロック信号を送るようにしている。 - 特許庁

Frequency information on the clock signal to be input to a clock encoder 1 in the outermost hierarchy of the hierarchy-designed LSI and delay information on a part up to each block are transmitted to a clock decoder 3 installed in each block, and the clock signal is distributed without difference delays to all synchronous elements inside each block.例文帳に追加

階層設計されたLSIの最上位階層にあるクロックエンコーダ１に入力されたクロック信号の周波数情報と各ブロックまでの遅延情報を、各ブロックに設置されたクロックデコーダ３に伝えることにより、各ブロック内の全ての同期素子に遅延差なくクロック信号を分配する。 - 特許庁

To provide an information processor having plural clock systems such as an inside clock, L2 cache interface, and outside bus interface only by the distribution system of one system of an inside clock, and for performing frequency conversion control in which the in-and-out frequency rate of each clock system is N: 1 or N: 2 only by a logic circuit.例文帳に追加

内部クロック・Ｌ２キャッシュインターフェイス・外部バスインターフェイス等の複数のクロック系統を内部クロック１系統の分配系のみで実装し、各々のクロック系統の内外周波数比がＮ：１またはＮ：２の周波数変換制御を論理回路のみで行なう情報処理装置を提供する。 - 特許庁

The jitter generation circuit comprises at least one PMOS connected in parallel between a power source and the clock signal outputted from the clock signal generator, and at least one NMOS connected in parallel between the clock signal outputted from the clock signal generator and the ground.例文帳に追加

また、ジッタ生成回路は、電源とクロック信号発生器から出力されるクロック信号との間に並列に接続される少なくとも１つのＰＭＯＳと、クロック信号発生器から出力されるクロック信号とグランドとの間に並列に接続される少なくとも１つのＮＭＯＳとを備える。 - 特許庁

The command control circuit includes: a read-clock generation circuit 161 that generates a read clock ICLK-R in reading; a write-clock generation circuit 162 that generates a write clock ICLK-W in writing; and a burst chop AL counter 123 that counts an additive latency of a burst chop command.例文帳に追加

リード時においてリードクロックＩＣＬＫ−Ｒを生成するリードクロック生成回路１６１と、ライト時においてライトクロックＩＣＬＫ−Ｗを生成するライトクロック生成回路１６２と、バーストチョップコマンドのアディティブレイテンシをカウントするバーストチョップ用ＡＬカウンタ１２３とを備える。 - 特許庁

Similarly, when off-operation is performed in the on-state of the ignition switch 18, the processor 11 makes high the clock frequency of the clock signal output by the clock production part 12 and reduces the clock frequency after the finishing processing of the control program 51 executed in the on-state is completed.例文帳に追加

同様に、イグニッションスイッチ１８のオン状態でオフ操作がなされた場合、プロセッサ１１はクロック生成部１２が出力するクロック信号のクロック周波数を高め、オン状態で実行される制御プログラム５１の終了処理が完了した後にクロック周波数を低減する。 - 特許庁

When receiving communication data in bit units used in start-stop synchronous serial communication, "a characteristic frequency division value with hardware characteristics taken into account based on a frequency division value calculated from a reference clock" relative to the number of clock cycles of a "counter clock derived from the reference clock by dividing its frequency" is calculated.例文帳に追加

調歩同期式のシリアル通信に用いられるビット単位の通信データの受信の際に、「基準クロックを分周したカウンタークロック」のカウンタークロック数に対する、「基準クロックから算出される分周値をもとにハード特性を考慮した特性分周値」を計算する。 - 特許庁

To allow further reuse of a function block including clock wiring by making a clock-skew control for the entire large scale semiconductor integrated circuit easy, suppressing degradation in delay constraint caused at clock-skew control, and optimizing the clock-skew control for the entire semiconductor integrated circuit as well as in each function block.例文帳に追加

大規模な半導体集積回路全体のクロックスキュー制御を容易化し、クロックスキュー制御時に引き起こす遅延制約の劣化を抑制し、半導体集積回路全体および各機能ブロック内のクロックスキュー制御を最適化し、クロック配線を含む機能ブロックの再利用性を高める。 - 特許庁

A reset control circuit 201 outputs a reset signal to a frequency dividing clock generating circuit 103, so as to allow the rising timing of the clock to be an operation clock in a demodulating circuit 104 not to coincide with the falling timing of the sampling clock in the A/D converting circuit 101.例文帳に追加

また、復調回路１０４における動作クロックとなるクロックの立ち上がりのタイミングがＡ／Ｄ変換回路１０１のサンプリングクロックの立ち下がりのタイミングに一致しないように、リセット制御回路２０１が分周クロック生成回路１０３にリセット信号を出力する。 - 特許庁

A multithread processor which outputs a clock frequency control signal to a clock generating circuit and inputs a processor operating frequency generated in the clock generation circuit, schedules at least one thread in fixed cycles based upon the clock frequency control signal irrelevantly to the processor operating frequency.例文帳に追加

クロック生成回路へクロック周波数制御信号を出力し、クロック生成回路で生成されたプロセッサ動作周波数を入力するマルチスレッドプロセッサにおいて、そのクロック周波数制御信号に基づいて、少なくとも１つのスレッドをプロセッサ動作周波数によらず、一定周期でスケジュールする。 - 特許庁

When on-operation is performed in the off-state of an ignition switch 18, a processor 11 makes high the clock frequency of a clock signal outputted by a clock generation part 12 and makes low the clock frequency after the finishing processing of the control program 51 executed in the off-state is completed.例文帳に追加

イグニッションスイッチ１８のオフ状態でオン操作がなされた場合、プロセッサ１１はクロック生成部１２が出力するクロック信号のクロック周波数を高め、オフ状態で実行される制御プログラム５１の終了処理が完了した後にクロック周波数を低減する。 - 特許庁

The calibration circuit 202 receives a first clock signal and a second clock signal after being combined to the gate oscillator 201, and detects an arrangement operation of the gate oscillator 201 in accordance with the first clock signal and the second clock signal, then produces the control signal S_ctrl, in accordance with the detected arrangement operation.例文帳に追加

較正回路２０２は、ゲート発振器２０１に結合されて、第一クロック信号と第二クロック信号を受信し、第一クロック信号と第二クロック信号に従って、ゲート発振器２０１の配列操作を検出し、検出された配列操作に従って、制御信号Ｓ_ｃｔｒｌを生成する。 - 特許庁

To provide an embedded clock module designed in a good fashion in which a mechanical analog clock is easily embedded in a portable information device, and usability for users such as visibility or the like is improved, and to provide the portable information device in which the clock module is embedded.例文帳に追加

機械式アナログ時計を容易に携帯型情報機器に組み込むことが可能で、ユーザの視認性などの使い勝手を向上し、デザイン的にも好ましい組込時計モジュールおよび組込時計モジュールを組み込んだ携帯型情報機器を提供する。 - 特許庁

To eliminate limit in the number of slave clocks that can be arranged in a system, increase flexibility in operation, and particularly facilitate addition of a clock to an already operated system in regard to a wireless type master-and-slave clock system.例文帳に追加

無線式親子時計システムにおいて、システム内に配置できる子時計の数の制限をなくして、運用上、融通性を増し、特に、既に運用されているシステムに後から時計の追加を容易にする。 - 特許庁

Next, data is written in a memory array during second write-in operation by using a row enable signal and a write-in data signal (write-in driver 315) generated at a second phase (a second clock phase) of a clock signal.例文帳に追加

次いで、クロック信号の第２の位相（第２のクロック位相）において発生される行イネーブル信号及び書き込みデータ信号を用いて、データが第２の書き込み動作中にメモリアレイに書き込まれる。 - 特許庁

To freely set a clock cycle setting margin according to a system clock frequency and to converge a source voltage on a minimum source voltage at which an internal circuit operates normally in a short time in response to variation in system clock frequency without causing the internal circuit to malfunction.例文帳に追加

システムクロック周波数に応じて自由にクロック周期設定マージンを設定でき、システムクロック周波数の変化に対し、内部回路を誤動作させずに短時間で電源電圧を正常に動作する最小電源電圧に収束させること。 - 特許庁

A timing generating part 33 monitors the amount of audio signals stored in the receiving jitter buffer 52 and controls an output cycle of the transmitting clock or the receiving clock of the clock part 8 in accordance with the amount of audio signals stored in the receiving jitter buffer.例文帳に追加

タイミング生成部３３は、受信ジッタバッファ５２に記憶されている音声信号の量を監視し、受信ジッタバッファに記憶されている音声信号の量に応じて、クロック部８の送信クロックや受信クロックの出力周期を制御する。 - 特許庁

The low-speed clock confirmation part 40 counts the number of the low-speed clocks in a time measurement part 42 by use of a confirming clock generated in a confirming clock oscillation part 41, and decides in a comparison part 43 whether or not the number of the low-speed clocks satisfies a prescribed value.例文帳に追加

この低速クロック確認部４０は、確認用クロック発振部４１で発生させた確認用クロックを用いて時間測定部４２にて低速クロックの数を数え、比較部４３にて低速クロックの数が規定値を満たすか否かを判定する。 - 特許庁

An operating state switching portion 30 places the clock propagation driver 12 in the operating state, in place of the clock propagation driver 11, according to the detection of the delay deterioration by the time-elapsed deterioration detecting circuit 20, and continues propagation of the clock signal CLK, to each circuit in a logic circuit unit 2.例文帳に追加

動作状態切替部30は、経時劣化検出回路20による遅延劣化の検出に応じて、クロック伝搬ドライバ11に代えてクロック伝搬ドライバ12を動作状態とし、クロック信号CLKの論理回路ユニット2内の各回路への伝搬を継続する。 - 特許庁

The method includes re-sampling luminance and chrominance data in a re-sampling module to convert the luminance and chrominance data in a 27 MHz clock domain to be in an input clock domain other than 27 MHz of an input clock of the video-capturing device.例文帳に追加

方法はリサンプリング・モジュールで輝度データおよび色差データをリサンプルし、２７ＭＨｚクロック領域における輝度データおよび色差データをビデオ取り込み装置の入力クロックの２７ＭＨｚ以外の領域にあるように変換することを含む。 - 特許庁

To provide a clock-switching circuit which solves a system trouble by the drift/slip detection, in the event of a frequency failure in an input clock in a transmission system having a redundant structure.例文帳に追加

冗長構成の伝送システムにおいて、入力クロックに周波数異常が生じた場合のドリフト／スリップ検出によるシステム障害を解決するクロック切替回路を提供する。 - 特許庁

The selection circuit 17 selects the output clock 4 of the sub-VCO 15 in a period in which at least the input data 1 is absent and selects the reproduction clock 2 in the remaining period.例文帳に追加

選択回路１７は、少なくとも入力データ１が無信号である期間においてサブＶＣＯ１５の出力クロック４を選択し、残りの期間において再生クロック２を選択する。 - 特許庁

In the case of decompressing a transport stream, a clock signal generated through the use of a reference signal included in the transport stream is employed, and in the case of decompressing a program stream, a stable clock signal is employed.例文帳に追加

トランスポートストリームを伸長する場合には、それに含まれる基準信号を用いて発生したクロック信号を用い、プログラムストリームを伸長する場合には安定なクロックを用いる。 - 特許庁

Since the dummy clock signal is supplied in wafer-level burn-in test, the NBTI deterioration of the clock tree wiring due to the wafer-level burn-in test can be prevented.例文帳に追加

本発明によれば、ウェハレベルバーンインテスト時においてダミークロック信号を供給していることから、ウェハレベルバーンインテストによるクロックツリー配線のＮＢＴＩ劣化を防止することが可能となる。 - 特許庁

To overcome problems of a conventional technique that has had difficulty in high speed operations in an accurate timing because e.g. a clock signal of a clock buffer includes jitter when a delay time is subjected to change due to dynamic variations in a power supply voltage.例文帳に追加

電源電圧のダイナミックな変動により遅延が変化すると、例えば、クロックバッファのクロック信号にジッター（jitter）が含まれ、高速で正確なタイミングでの動作が困難になる。 - 特許庁

In the case of decompressing a transport stream, a reference signal included in the transport stream is employed to use a clock signal that occurs, and in the case of decompressing a program stream, a stable clock is used.例文帳に追加

トランスポートストリームを伸長する場合には、それに含まれる基準信号を用いて発生したクロック信号を用い、プログラムストリームを伸長する場合には安定なクロックを用いる。 - 特許庁

Also, the frequency of the pilot signal detecting clock is corrected at the time of the particular reproduction in such a manner that a reproduction clock obtained from a reproduction clock generating circuit 62 is applied to a correction circuit 61 for detecting the tracking error.例文帳に追加

また、特殊再生時には、再生クロック生成回路６２から得られる再生クロックをトラッキング誤差検出用補正回路６１に与え、パイロット信号検出クロックの周波数を補正する。 - 特許庁

A CTS 4 equally delays the output clock signal 16, supplies the delayed output clock signal 16 to a plurality of logic circuits 5 in an integrated circuit and returns the output clock signal 16 as the feedback signal 13 to the internal DLL circuit 2.例文帳に追加

ＣＴＳ４は、出力クロック信号１６を均等に遅延して、集積回路内部の複数のロジック回路５に供給するとともに、フィードバック信号１３として内部ＤＬＬ回路２へ戻す。 - 特許庁