「Clock In」に関連した英語例文の一覧と使い方(19ページ目) - Weblio英語例文検索

The phase lock loop is connected to receive a reference clock signal and maintain a relative clock signal shifted in phase from the reference clock signal by an amount depending on the error signal.例文帳に追加

位相同期ループは、基準クロック信号を受信し、相関クロック信号が、基準クロック信号から誤差信号に従った量だけ位相シフトされて維持されるように接続される。 - 特許庁

An internal clock generating circuit 19 is formed in a panel 33, and supplies the first clock signal HCK to the horizontal drive circuit 17 on the basis of the second clock signal DCK.例文帳に追加

内部クロック生成回路１９がパネル３３の内部に形成され、第２のクロック信号ＤＣＫに基づいて第１のクロック信号ＨＣＫを水平駆動回路１７に供給する。 - 特許庁

An oscillation frequency control section 19 controls the oscillation frequency of the system clock oscillation section 17 in response to the difference value between the transmitter side system clock frequency and the receiver side system clock frequency.例文帳に追加

発振周波数制御部１９は、送信側システムクロック周波数と受信側システムクロック周波数の差分値に応じてシステムクロック発振部１７の発振周波数を制御する。 - 特許庁

An MPU 1 has clock output terminals for the specified number of channels, and from among them, a clock terminal CLK2 for a specified channel is connected in common to the clock input terminals of a plurality of motor drivers 5b and 5c.例文帳に追加

ＭＰＵ１は所定チャンネル数のクロック出力端子を有し、うち、所定チャンネルのクロック端子ＣＬＫ２は複数のモータドライバ５ｂ，５ｃのクロック入力端子に共用接続される。 - 特許庁

The run length-coded image data not used in reduction display and the like is decoded by using as a dynamic clock a system clock having a frequency of integral multiple of a pixel clock.例文帳に追加

縮小表示等に使用されないランレングス符号化画像データは、非画像表示期間において、ピクセルクロックの整数倍の周波数を持つシステムクロックを動作クロックとして、復号される。 - 特許庁

In an erasing/writing operation, the selective clock signal CLKPUMP of a low-speed clock signal is firstly inputted into a charge pump 27 by a low-speed clock control signal CL.例文帳に追加

消去／書き込み動作時において、最初にチャージポンプ２７には、低速クロック制御信号ＣＬによって低速クロック信号の選択クロック信号ＣＬＫＰＵＭＰが入力される。 - 特許庁

To provide a clock signal reproducing PLL circuit, a clock signal reproducing method and an optical disk reproducing apparatus in which a clock signal synchronized with an RF signal can be stably reproduced.例文帳に追加

RF信号に同期させたクロック信号を安定して再生することができるクロック信号再生PLL回路及びクロック信号再生方法及び光ディスク再生装置を提供する。 - 特許庁

In this clock signal supplying device, a reference clock signal CLK1 is always supplied to a CPU unit, and an operating clock signal CLK whose frequencies are stabilized is supplied.例文帳に追加

クロック信号供給装置では、基準クロック信号ＣＬＫ１をＣＰＵユニットに常に供給すると共に、周波数を安定させた動作クロック信号ＣＬＫを供給する。 - 特許庁

A clock output circuit 23 outputs a clock signal S1 in synchronization with a triangle wave, and a synchronous excitation signal generation circuit 8 outputs an excitation signal S2 by low-pass filtering the clock signal.例文帳に追加

クロック出力回路２３は、三角波に同期してクロック信号Ｓ１を出力し、同期励磁信号形成回路８は、それを低域濾波して励磁信号Ｓ２を出力する。 - 特許庁

To provide a clock supply device and a clock synchronization method when a device, that does not directly accommodate the clock supply device, performs voice or data communication in an IP network.例文帳に追加

クロック供給装置を直接供給していない装置がＩＰ網で音声やデータ通信を行う場合に、クロック供給装置とクロック同期を行う手段を提供する。 - 特許庁

To provide a layout design method capable of realizing a layout with good arrangement balance of cells in a clock tree circuit for branching an input clock signal comprising a gated clock circuit.例文帳に追加

入力クロック信号を分岐させるクロックツリー回路がゲーテッドクロック回路を含む場合においても、セルの配置バランスが良いレイアウトを実現できるレイアウト設計方法等を提供する。 - 特許庁

To provide a clock generator in which it is unnecessart to lay around long wiring for distributing a clock signal and which can matches phases between clock signals of the same frequency.例文帳に追加

クロック信号の分配のために長い配線を引き回す必要がなく、しかも同一周波数のクロック信号間で位相を揃えることができるクロック生成器を提供する。 - 特許庁

To provide a clock changeover adjustment circuit that suppresses phase fluctuation in a selected clock signal so as to allow a PLL circuit to stably follow the phase of the selected clock signal.例文帳に追加

選択クロック信号の位相変動を抑制することでＰＬＬ回路で安定して選択クロック信号の位相を追従できるクロック切替調整回路を提供すること。 - 特許庁

This seismometer 1 receives the GSP signal and generates a clock signal (hereinafter referred to as a GSP clock signal) periodically based on time information included in the clock signal.例文帳に追加

本発明を適用した地震計１は、ＧＰＳ信号を受信し、ＧＰＳ信号に含まれる時刻情報に基づいて、周期的にクロック信号（以下、ＧＰＳクロック信号という。）を発生する。 - 特許庁

The RDY synchronizing pulse is generated by flip flops 7-9, an inverter 13, and an AND gate 14 in response to the RDY synchronizing with the strobe clock and a chip clock asynchronizing with the strobe clock.例文帳に追加

ＲＤＹ同期化パルスは、ストローブクロックに同期したＲＤＹと、ストローブクロックに非同期のチップクロックとからフリップフロップ７〜９，インバータ１３およびアンドゲート１４により生成される。 - 特許庁

At the time of layout of clock wiring of each circuit element, clock wiring having the higher priority is placed in the upper side of the flow of a clock signal and has a shorter wiring pattern length.例文帳に追加

各回路要素のクロック配線をレイアウトする際、上記優先順位の高いクロック配線ほど、クロック信号の流れの上流側に位置し、かつ、配線パターン長が短い。 - 特許庁

To provide a clock alternation preventing device for executing time correction only based on time information provided by a reference clock device in which it is impossible to easily rewrite an incorporated clock.例文帳に追加

内蔵の時計を容易に書替えることができない、基準時計装置が提供する時刻情報に基づいてのみ時刻修正を行なう時計改竄防止装置を提供する。 - 特許庁

A delay circuit 120 generates ZCLK-PDD0 and ZCLK-PDD1 in which the ZCLK-PD0 and ZCLK-PD1 are delayed by Tc (feedback quantity of CLK-P relative to external clock+delay quantity of internal clock relative to external clock).例文帳に追加

遅延回路１２０は、ＺＣＬＫ＿ＰＤ０，ＺＬＣＫ＿ＰＤ１を、それぞれＴｃ（＝外部クロックに対するＣＬＫ＿Ｐの戻し量＋外部クロックに対する内部クロックの遅延量）だけ遅延させたＺＣＬＫ＿ＰＤＤ０，ＺＣＬＫ＿ＰＤＤ１を生成する。 - 特許庁

To provide a clock frequency divider which can continuously operate without causing deadlock even when a user makes a mistake in setting of clock frequencies (division ratio) of each clock area in a system LSI having a large scale and a large number of clock areas.例文帳に追加

大規模かつ多数のクロック領域を持ったシステムＬＳＩにおいては、ユーザが各クロック領域のクロック周波数（分周比）の設定を間違ったとしても、デッドロックすることなく動作し続けることができるような、クロック分周器を提供することを課題とする。 - 特許庁

A dot clock correction circuit 52 obtains a difference between a logical pulse number of a dot clock obtained from the encoder pulse and the pulse number of an actual dot clock and compares it with a prescribed threshold value and changes the frequency division ratio of the dot clock generation circuit 51 in accordance with the result in the comparison.例文帳に追加

ドットクロック補正回路５２は、エンコーダパルスから求められたドットクロックの理論上のパルス数と実際のドットクロックのパルス数との差を求めて所定のしきい値と比較し、比較結果に応じてドットクロック発生回路５１の分周比を変更する。 - 特許庁

The clock has the display panel fixing frame provided with a plurality of opposed fixing collars on the clock display panel for holding at least the clock display panel at its upper face end and an entry in which the clock display panel is horizontally inserted in the lateral direction.例文帳に追加

少なくとも時計用表示パネルの上面端部を押さえる時計用表示パネル上の対向する複数の固定鍔部と時計用表示パネルを横方向より水平に挿入する挿入口を備える表示パネル固定枠を有する時計とする - 特許庁

To correct an error in accordance with fluctuation of a clock frequency of a clock oscillator built in a microcomputer to be adopted for multiplex communication equipment of single master system by a LIN protocol, even when the clock frequency may shift from a specified value caused by the clock oscillator.例文帳に追加

ＬＩＮプロトコルによるシングルマスタ方式の多重通信装置に採用するマイコンに内蔵のクロック発振子が要因となり、そのクロック周波数が規定値からずれる場合があっても、このクロック周波数の変動に伴う誤差を補正が可能となるようにする。 - 特許庁

To provide a calendar mechanism in analog clock and the analog clock with calendar mechanism in which, not only for a design, but also practically useful calendar information can be displayed in a minimum display area by utilizing colors in the analog clock.例文帳に追加

アナログ時計において色を利用することによって単なるデザインのみでなく最小限の表示領域で実際上有用なカレンダ情報を表示し得るようにしたアナログ時計におけるカレンダ機構及び該カレンダ機構付きアナログ時計の提供。 - 特許庁

In the clock control circuit 10, a group of delay circuits 100 includes first to sixty-third delay circuits 201-263 for delaying input clock signals IN in steps, and a temporary zeroth delay circuit that outputs the input clock signals IN.例文帳に追加

クロック制御回路１０において、遅延回路群１００は、入力クロック信号ＩＮを段階的に遅延せしめる第１〜第６３遅延回路２０１〜２６３、および入力クロック信号ＩＮ自体を出力する仮の第０の遅延回路を含む。 - 特許庁

To make a buffer memory (conventionally required) unnecessary in a data transfer interface, to easily apply a clock generator as an operating clock in the system, and to enhance system performance in the case of using a spread spectrum clock for operations of the respective circuit parts in a system.例文帳に追加

スペクトル拡散クロックをシステム内の各回路部の動作に用いる際にデータ転送インタフェースにおいてバッファメモリ（従来必要とした）を不要にし、容易にシステム内の動作クロックとして適用でき、システムの高パフォーマンス化を可能にする。 - 特許庁

In driver data-outputting clock selection parts 102 and driver data control parts 104 which are provided by the number of connected data driver modules, a phase of a driver data in a data driver module unit is adjusted and, at the same time in a driver clock-outputting clock selection part 103 and a driver clock control part 105, a phase of each driver clock is adjusted.例文帳に追加

接続されるデータドライバモジュールの個数だけ備えられたドライバデータ出力用クロック選択部１０２及びドライバデータ制御部１０４において、データドライバモジュール単位でのドライバデータの位相を調整する一方、ドライバクロック出力用クロック選択部１０３及びドライバクロック制御部１０５において、各ドライバクロックの位相を調整する。 - 特許庁

If a master data transmission device is in the optical data transmission system, a clock reproduced in a first clock reproducing unit 91 on the basis of an optical signal received from the optical data transmission system is selected in a clock selection unit 93.例文帳に追加

光データ伝送システムにマスタのデータ伝送装置が存在する場合、光データ伝送システムから受信する光信号に基づいて第１のクロック再生部９１で再生されるクロックが、クロック選択部９３で選択される。 - 特許庁

If the master data transmission device is in the electric data transmission system, a clock reproduced in a second clock reproducing unit 92 on the basis of a lock signal received from the electric data transmission system is selected in the clock selection unit 93.例文帳に追加

電気データ伝送システムにマスタのデータ伝送装置が存在する場合、電気データ伝送システムから受信するロック信号に基づいて第２のクロック再生部９２で再生されるクロックが、クロック選択部９３で選択される。 - 特許庁

Since ΔΣ modulation output processed in accordance with a multiplication clock of 1024fs, which a PLL part 60 generates, is formed in synchronizing with a clock CK of 256fs, influence of jitter (time-base error) existing in the multiplication clock is avoided.例文帳に追加

ＰＬＬ部６０が発生する１０２４ｆｓの逓倍クロックに従って処理されたΔΣ変調出力を、２５６ｆｓのクロックＣＫに同期させて成形するので、逓倍クロックに存在するジッタ（時間軸誤差）の影響を回避する。 - 特許庁

The in-circuit emulator 100 stores the received clock frequency data in a frequency data register part, and a PLL synthesizer 120 oscillates with a frequency based on the clock frequency data stored in the frequency data register part to generate a clock.例文帳に追加

インサーキットエミュレータ１００は周波数データレジスタ部に受信したクロック周波数データを格納し、ＰＬＬシンセサイザ１２０は、周波数データレジスタ部に格納されたクロック周波数データに基づいた周波数で発振してクロックを生成する。 - 特許庁

In another method in addition, when a clock pulse becomes absent in the input clock signal, a counter counts a period corresponding to the number of required additional clocks, and the internal clock signal is outputted as the additional clocks through the period.例文帳に追加

さらに他の方法では、入力クロック信号中にクロックパルスが存在しなくなると、カウンタにより必要な追加クロック数に対応する期間がカウントされ、その期間にわたって内部クロック信号が追加クロックとして出力される。 - 特許庁

The multiplexing is performed in each clock, in each ciphering block of a ciphering means 16, in each packet, or in each isochronous packet.例文帳に追加

この多重化はクロック毎、暗号化手段１６の暗号化ブロック毎、パケット毎、あるいはアイソクロナスパケット毎に行われる。 - 特許庁

Only when a clock stop instruction from the CPU is input through a clock stop instruction register 41 and a reset signal output in response to a reset instruction from the CPU is input also, a clock stop signal output from an AND circuit 42 is made active, and a clock signal output from a clock gating circuit 43 in accordance with a system clock is stopped.例文帳に追加

ＣＰＵからのクロック停止命令がクロック停止命令レジスタ４１を介して入力され、かつ、ＣＰＵからのリセット命令に応じて出力されるリセット信号も入力されている場合にのみ、ＡＮＤ回路４２が出力するクロック停止信号がアクティブになり、クロック・ゲーティング回路４３がシステムクロックに応じて出力するクロック信号が停止される。 - 特許庁

Further, receive data by receive slots in use are changed by a receive clock changing part 33 from the clock for the transmitting and receiving circuits to the clock for the TDMA and transmit data by transmit slots in use are also changed by a transmit clock reloading part 41 from the clock for the TDMA to the clock for the transmitting and receiving circuits.例文帳に追加

また使用中の各受信スロットごとに、その受信データについて受信クロック乗替部３３で送受信回路用クロックからＴＤＭＡ部用クロックへの乗替えを行い、一方使用中の各送信スロットごとに、送信データについて送信クロック乗替部４１でＴＤＭＡ部用クロックから送受信回路用クロックへの乗替えを行うようにしたものである。 - 特許庁

The serial converter comprises a first device for outputting one or more of parallel data and a clock signal; an external clock source for generating the reference clock signal; and a serial converter unit for generating a serial clock signal, independently of the clock signal in synchronism with the reference clock signal to convert data transmitted in parallel from a first device so as to transmit the data as one piece of continuous serial data.例文帳に追加

一つ以上の並列データとクロック信号とを出力する第１装置と、基準クロック信号を発生する外部クロックソースと、基準クロック信号に同期し、クロック信号とは独立した直列クロック信号を生成して、第１装置から並列伝送されたデータを一つの連続した直列データとして伝送するように変換する直列変換器とを含む。 - 特許庁

In this optical scanner in which a polygon substrate 2 on which the polygon mirror 3 rotated with a motor is mounted and an external clock substrate 7 are independently provided, a clock supply wire 11 which supplies the clock signal from the external clock substrate 7 to the polygon substrate 2 is provided independently of other wires 12, the polygon substrate 2 and the external clock substrate 7 are directly connected with the clock supply wire 11.例文帳に追加

モータで回転するポリゴンミラー３を搭載したポリゴン基板２と外部クロック基板７とを独立に設けた光走査装置において、外部クロック基板７からポリゴン基板２にクロック信号を供給するクロック供給用配線１１を他配線１２から独立に設けクロック供給用配線１１によりポリゴン基板２と外部クロック基板７とを直接接続する。 - 特許庁

The initial stage circuit receives an external CLK and generates an internal clock ICLK, the timing control circuit selects one side of delay signals in which an internal clock ICLK' and an internal clock are delayed as an internal clock ICLK and outputs it, and the internal clock FICLK is generated by selecting one side of a signal generated by the synchronizing circuit and the internal clock ICLK' and outputting it.例文帳に追加

初段回路は外部CLKを受け取り内部クロックICLK'を生成し、タイミング制御回路は内部クロックICKLとして内部クロックICLK'及び内部クロックを遅延した遅延信号の一方を選択出力し、内部クロックFICLKは、同期回路により生成された信号及び内部クロックICLK'の一方を選択出力することにより生成される。 - 特許庁

Said method comprises following steps for: generating centrally a reference clock (RCLK); synthesizing said digital clocks (PCLK) from said reference clock (RCLK) using a clock multiplier, respectively; resetting said clock multiplier in response to said synchronizing signal (SYNC); and masking an output signal (VCLK) of said clock multiplier during setting time of said clock multiplier.例文帳に追加

方法は、基準クロック（ＲＣＬＫ）を中央で生成するステップと、基準クロック（ＲＣＬＫ）からデジタルクロック（ＰＣＬＫ）を、クロック乗算手段を用いて合成するステップと、クロック乗算手段を同期信号（ＳＹＮＣ）に応答してリセットするステップと、クロック乗算手段の出力信号（ＶＣＬＫ）をクロック乗算手段の整定時間中、マスキングするステップと、を含む。 - 特許庁

The clock transmission control part 42 transmits the clock to the clock transmission line 41 so as to transmit the clock in the same direction as a data transmission direction shown by a transmission direction control signal Sc and makes the clock returning from the clock transmission line input to a termination resistor 43 with the same value as that of a characteristic impedance of the data transmission line.例文帳に追加

クロック送出制御部４２は、伝送方向制御信号Ｓｃが示すデータの伝送方向と同じ方向にクロックが伝送するようにクロック伝送線４１へクロックを送出すると共に、クロック伝送線から戻ってきたクロックをデータ伝送線の特性インピーダンスと同一値の終端抵抗４３に入力させる。 - 特許庁

To suppress influence on a receiving signal of harmonics of a clock signal without a considerable change in the frequency of the clock signal.例文帳に追加

クロック信号の周波数を大きく変更することなく、クロック信号の高調波による受信信号への影響を抑制する。 - 特許庁

To suppress occurrence of a phase jump of an output clock caused by an instantaneous phase jump of an input clock in a DPLL (digital phase locked loop) circuit.例文帳に追加

ＤＰＬＬ回路において、入力クロックの瞬間的な位相跳びによる出力クロックの位相跳びの発生を抑制する。 - 特許庁

During a time setting mode, an image is picked up as a through-image and when the image can be recognized as a clock, that clock is stored in a memory as first image data.例文帳に追加

時刻設定モードで、スルー画像で撮像し、時計と認識できるとその時計を第１の画像データとしてメモリに記憶する。 - 特許庁

To provide a clock regenerating device which regenerates a clock of stable frequency even in case of fluctuations of packet transmission delay.例文帳に追加

パケット伝送遅延の揺らぎが生じる場合においても、安定した周波数のクロックを再生するクロック再生装置を提供する。 - 特許庁

An integrated circuit 2 comprises functional circuits 4, 6 arranged to operate in response to an operational clock signal having an operational clock frequency.例文帳に追加

集積回路２は、動作クロック周波数を有する動作クロック信号に応じて作動するように配設される、機能回路４、６を備える。 - 特許庁

To provide a memory device having a small clock buffer in which low electric power can be achieved by controlling on/off of the small clock buffer.例文帳に追加

スモールクロックバッファをオン／オフ制御して低電力を実現することができるスモールクロックバッファを備えるメモリ装置を提供すること。 - 特許庁