「Clock In」に関連した英語例文の一覧と使い方(16ページ目) - Weblio英語例文検索

This allows counting of frequency in which the master clock signal MCK is "H" at rising time of test clock signal TCK.例文帳に追加

これにより、テストクロック信号ＴＣＫの立ち上がり時点でマスタクロック信号ＭＣＫが“Ｈ”である回数をカウントすることができる。 - 特許庁

A clock frequency is adjusted so as to make the clock frequency low in accordance with the residual quantity of the battery (S105 and S108).例文帳に追加

そのバッテリの残量に応じてクロック周波数が小さくなるようにクロック周波数を調整する（Ｓ１０５、Ｓ１０８）。 - 特許庁

The optical scanner further includes a clock production part 703 which produces an image clock in accordance with the calculation result of the scanning time calculation part 702.例文帳に追加

また、走査時間算出部７０２の算出結果に応じた画像クロックを生成するクロック生成部７０３を備える。 - 特許庁

An internal clock generating section 111 generates an internal clock CLK2 by using frequency division ratio information stored in a register 112.例文帳に追加

内部クロック発生部１１１は、レジスタ１１２に格納される分周比情報を用いて、内部クロックＣＬＫ２を生成する。 - 特許庁

The length of the clock transmission line between the clock input ports 15 and 25 is set in the same length as that of the data transmission line 3.例文帳に追加

また、クロック入力端１５，２５間のクロック伝送線の線長は、データ伝送線３の線長と同じに設定する。 - 特許庁

To obtain a clock noise preventing circuit that employs no passive component, such as an inductor and a capacitor for preventing noise in a clock pulse, and is suitable for large scale integration.例文帳に追加

クロックパルスのノイズ防止にＬＣ等の受動素子を使用せず、ＬＳＩ化に適したクロックノイズ防止回路を実現する。 - 特許庁

variable does not appear in the environment, the tzname variable is initialized with the best approximation of local wall clock time, as specified by the tzfile (5)-format 例文帳に追加

環境変数が設定されていない場合には、tzname 変数はローカルな壁時計時刻 (wall clock time) に最も近い値に初期化される。 - JM

To surely reduce a clock cycle when adjusting the clock timing of each register in a semiconductor integrated circuit.例文帳に追加

半導体集積回路における各レジスタのクロックタイミングを調整するときにクロック周期を確実に小さくできるようにする。 - 特許庁

To automatically correct a display time of a clock circuit built in a mobile phone by clock information received from a base station.例文帳に追加

基地局から受信の時計情報により携帯電話に内蔵された時計回路の表示時刻を自動的に補正する。 - 特許庁

A clock multiplication rate in the CPU 1 is lowered when it exceeds an upper limit temperature, and the clock multiplication rate is raised when it falls below a lower limit temperature.例文帳に追加

上限温度を超えると、ＣＰＵ１中のクロック逓倍率を下げ、下限温度を下まわったら、クロック逓倍率を上げる。 - 特許庁

To provide a technology for improving versatility in a semiconductor device using a USB clock or a system clock or the like.例文帳に追加

ＵＳＢクロックやシステムクロック等を使用する半導体装置において、汎用性を向上することができる技術を提供する。 - 特許庁

A clock generation circuit 50 generates a clock that defines a data capture timing in the flip-flop of an output control circuit 12.例文帳に追加

クロック生成回路５０は、出力制御回路１２のフリップフロップにおけるデータ取り込みタイミングを規定するクロックを生成する。 - 特許庁

To increase a speed of a clock frequency in a semiconductor memory device configured to perform a clock synchronous burst read operation.例文帳に追加

本発明は、クロック同期バーストリード動作が可能な半導体メモリ装置において、クロック周波数を高速化できるようにする。 - 特許庁

When a CPU 1 enters in a sleep mode and an internal clock is stopped, a clock detection circuit 3 being hardware detects this matter.例文帳に追加

ＣＰＵ１がスリープモードに入って内部クロックが停止されたとき、このことをハードウェアであるクロック検知回路が検知する。 - 特許庁

In a signal separation circuit 4 on the side of the line sensor camera, a PLL 6 reproduces the clock signal from the received clock/start signal.例文帳に追加

ラインセンサカメラ側の信号分離回路４において、ＰＬＬ６は、受信したクロック・スタート信号からクロック信号を再生する。 - 特許庁

A-bit input data inputted in synchronization with a clock by a PSC is synchronized with the serial clock and converted into serial data.例文帳に追加

ＰＳＣによりクロックに同期して入力されたＡビットの入力データを、シリアルクロックに同期してシリアルデータに変換する。 - 特許庁

To optimize clock propagation delay time and a clock skew in an entire semiconductor integrated circuit simultaneously and reliably.例文帳に追加

半導体集積回路全体におけるクロック伝播遅延時間とクロックスキューとを同時かつ確実に最適化できるようにする。 - 特許庁

Disclosed is a circuit network for distributing clock signals (reference clock signals, for example) among a plurality of blocks (20-0 to 20-4) in the circuit network.例文帳に追加

回路網の複数のブロック（２０−０〜２０−４）間のクロック信号（例えば、基準クロック信号）を分配するための回路網。 - 特許庁

A A/D conversion unit 6 samples in synchronous with asynchronous clock signal CLK inputted from a clock generating part 29.例文帳に追加

Ａ／Ｄ変換ユニット６において、クロック生成部２９から入力される非同期クロック信号ＣＬＫに同期してサンプリングする。 - 特許庁

To provide a clock signal distributing circuit for distributing a clock signal having a 1:1 duty ratio in the same timing.例文帳に追加

１：１のデューティ比を有するクロック信号を、同一タイミングで分配することができるクロック信号分配回路を提供する。 - 特許庁

The latch circuit and the processing circuit input in common the output of a clock buffer (101) which receives the external clock signal.例文帳に追加

前記ラッチ回路と前記処理回路は前記外部クロック信号を受けるクロックバッファ（１０１）の出力を共通に入力する。 - 特許庁

To provide a clock synchronization system which minimizes the influence of a queuing delay in a time period on clock synchronization accuracy.例文帳に追加

時間間隔におけるキューイング遅延がクロック同期精度に対する影響を最小化するクロック同期システムを提供すること。 - 特許庁

In this pixel synchronizing circuit, a delay circuit 22 delays a dot clock PCLK as set by a controller 25 to generate the sampling clock SCLK.例文帳に追加

ディレイ回路２２は、ドットクロックＰＣＬＫにコントローラ２５で設定された遅延を与え、サンプリングクロックＳＣＬＫを生成する。 - 特許庁

The clock signal line is used to supply a clock signal for moving the data held in the register to the adjoining next register.例文帳に追加

クロック信号線は、レジスタに保持されているデータを隣接する次のレジスタへ移動する為のクロック信号を供給する。 - 特許庁

To provide a DLL circuit which can stably match a delay clock CLKD with a reference clock CLK in phase.例文帳に追加

安定して遅延クロックＣＬＫＤの位相を基準クロックＣＬＫの位相に合わせることができるＤＬＬ回路を提供する。 - 特許庁

In the meantime, the clock compensation value except the received signals subjected to the propagation analysis is extracted by a clock compensation value extracting circuit 24.例文帳に追加

その間、クロック補正値抽出回路２４により受信信号の伝搬解析分を除いたクロック補正値を抽出する。 - 特許庁

In a first loop A, a frequency dividing clock of an oscillation clock of a voltage control oscillator 110 is frequency-synchronized with a wobble signal.例文帳に追加

第１のループＡでは、電圧制御発振器１１０の発振クロックの分周クロックをウォブル信号に周波数同期させる。 - 特許庁

A multi-phase resampling filters 510, 515 resamples output data of the interpolator in accordance with a pseudo random clock from a pseudo random clock generator 540.例文帳に追加

多位相再サンプリング・フィルタ510,515が疑似ランダム値発生器540からの疑似ランダム・クロックにより補間器の出力データを再サンプリングする。 - 特許庁

To provide an AV system provided with an alarm clock function much higher than a common alarm clock in an alarming capability.例文帳に追加

目覚しとしての能力が一般的な目覚し時計と比べて数段高い目覚し機能を備えたＡＶ装置を提供する。 - 特許庁

A multiphase clock generating circuit has a reference clock generator that generates a reference clock, a multiphase clock oscillator with a plurality of delay circuits that are connected in a ring shape and respectively output an output clock whose phase is shifted, and a reference clock injection circuit that supplies the reference clock to any of output terminals of the plurality of delay circuits.例文帳に追加

多相クロック生成回路は，基準クロックを生成する基準クロック生成器と，リング状に接続された複数の遅延回路を有し，前記複数の遅延回路がそれぞれ位相がずれた出力クロックを出力する多相クロック発振器と，前記複数の遅延回路のいずれかの出力端子に前記基準クロックを供給する基準クロック注入回路とを有する。 - 特許庁

In a method for transmitting data, a data transmitter and a data receiver are provided with external clock receiving parts for respectively receiving a clock signal from the outside and sampling clock generating parts for generating a sampling clock for a predetermined frequency on the basis of the clock signal received by the external clock receiving part, wherein the accuracy of external clocks received by the respective external clock receiving parts coincide with each other.例文帳に追加

データ伝送方法は、データ送信装置およびデータ受信装置が、それぞれ外部からのクロック信号を受信する外部クロック受信部と、外部クロック受信部で受信したクロック信号に基づいて所定周波数のサンプリングクロックを生成するサンプリングクロック生成部とを備え、それぞれの外部クロック受信部が受信する外部クロックの精度が一致していることを特徴とする。 - 特許庁

A clock deviation detector 214 starts counting both clock signals 204, 212 at their output timings, obtain the deviation of a specified count value of the lower speed clock signal 212 from that of the high speed clock signal 204 just when this specified count value is reached, and stores the deviation in a clock deviation data memory 207, thereby using it for correcting the clock of the low speed clock signal 212.例文帳に追加

クロック偏差検出部２１４は両クロック信号２０４、２１２が出力されるタイミングでこれらのカウントを開始し、低速クロック信号２１２が所定数カウントされた時点における高速クロック信号２０４のカウント値から偏差量を求めて、クロック偏差データ格納部２０７に格納しておき、低速クロック信号２１２のクロックの修正に使用する。 - 特許庁

A clock supply system includes: a first clock generator which generates a first clock signal of a fixed frequency; a second clock generator which generates a second clock signal which has a frequency periodically varied, by frequency modulation of the first clock signal; and a phase adjustment circuit which performs phase adjustment so that a phase of the second clock signal for use in a plurality of clock supply target circuits may be different by clock supply target circuit.例文帳に追加

一定周波数の第１クロック信号を生成する第１クロック生成器と、前記第１クロック信号の周波数変調を行うことで周期的に周波数が変動する第２クロック信号を生成する第２クロック生成器と、複数のクロック供給対象回路で使用される前記第２クロック信号の位相が、前記クロック供給対象回路毎に異なるように位相調整を行う位相調整回路とによってクロック供給システムを構成する。 - 特許庁

A clock control circuit 8 constituted in this semiconductor integrated circuit is constituted of a state transition circuit 236 for controlling the frequency-division/switching of the clock, a switching timing generating circuit for measuring the switching timing of the clock, and a selection switching circuit for switching the reference clock and the frequency-division clock.例文帳に追加

この半導体集積回路に構成されるクロック制御回路８は，クロックの分周／切替を制御する状態遷移回路２３６と，クロックの切替タイミングを計る切替タイミング生成回路と，基準クロックと分周クロックとを切替える選択切替回路とから構成されている。 - 特許庁

To suppress any surplus operating clock from being output due to any glitch in an operating clock generation device for generating an operating clock whose frequency is switchable and a processor equipped with a plurality of circuits which operate with the operating clock generated by the operating clock generation device.例文帳に追加

周波数の切換が可能な動作クロックを生成する動作クロック生成装置、及び、その動作クロック生成装置が生成する動作クロックによって動作する回路を複数備えた処理装置において、グリッジによって余分な動作クロックが出力されるのを抑制すること。 - 特許庁

The device has a means for reducing the fluctuation of the system clock 41 when a reference clock 31 is switched by reducing the phase difference between the clock before switching and a clock after switching at the time of switching the reference of a clock selecting part 3 used in the mobile communication base station device.例文帳に追加

移動体通信基地局装置にて使用しているクロック選択部３の基準切り替え時において、切り替え前のクロックと切り替え後のクロックの位相差を少なくすることにより、基準クロック３１を切り替えた際のシステムクロック４１の揺らぎを低減させる手段を有する。 - 特許庁

The clock information of the clock means is corrected on the basis of the taken standard time information, and the corrected present time is displayed on the display means 35, and the clock-in time or the clock-out time is printed on the time card on the basis of the corrected clock information.例文帳に追加

この取り込んだ標準時刻情報に基づいて、時計手段の時計情報が修正され、修正された現在時刻が表示手段３５に表示されると共に、修正した時計情報に基づいて出勤時刻又は退勤時刻がタイムカード９に印字されるように構成される。 - 特許庁

A clock circuit for an electronic system including a component requiring a clock signal is provided with an opto-electrical oscillator (4) for generating an optical clock signal in an optical clock output (6), and a feedback loop (8) for coupling the optical clock output (6) back to the opto-electrical oscillator (4).例文帳に追加

クロック信号を必要とするコンポーネントを含む電子システム用のクロック回路は、光クロック出力（６）において光クロック信号を発生するための光電気発振器（４）と、光クロック出力（６）を光電気発振器（４）に結合し戻すフィードバックループ（８）とを備える。 - 特許庁

To provide a clock distribution method in an optical wavelength multiplex network that can extract a clock with equal accuracy to a reference clock from a transmission line frequency of a multiplexed optical signal or a monitor signal so as to realize clock distribution economically and to provide a clock distribution system.例文帳に追加

本発明の課題は、多重化された光信号あるいは監視信号の伝送路周波数から基準クロックと同等の精度のクロックを抽出でき、経済的にクロック分配を実現できる光波長多重ネットワークにおけるクロック分配方法及びクロック分配システムを提供することにある。 - 特許庁

In a shift register 3, a shift clock pulse inputted to a shift clock pulse input terminal 1 is timely shifted to generate four shift clocks synchronizing with a dot clock pulse inputted to a dot clock pulse input terminal 2, and also generate four shift clock pulses of the inverse polarity by inverters 4a-4d.例文帳に追加

シフトクロックパルス入力端子１に入力されたシフトクロックパルスをシフトレジスタ３において、ドットクロック入力端子２に入力されたドットクロックごとに時間的にずれたシフトクロックを４個発生させ、インバータ４ａ〜４ｄによって極性が反対のシフトクロックパルス４個を発生させる。 - 特許庁

A clock analysis part 4 of the logical circuit designing device 1 extracts, for a logical circuit given in the form of a net list or the like, clock paths of flip flop, latch and hard macro cell to a clock input pin from a name of a terminal or network which is to be a clock supply source designated by a clock designation part 2.例文帳に追加

論理回路設計装置１のクロック解析部４は、ネットリストなどの形式で与えられた論理回路について、クロック指定部２によって指定されたクロック供給源となる端子またはネット名から、フリップフロップとラッチおよびハードマクロのクロック入力ピンへのクロック経路を抽出する。 - 特許庁

The legacy IP converter 12-2 set as the first clock slave performs clock synchronization by controlling a clock frequency of a variable clock unit so that a receiving buffer amount stored in a receiving buffer of a one specified channel of the legacy IP converter 12-1 set as a clock master becomes stable at a center value.例文帳に追加

第１クロックスレーブを設定したレガシーＩＰ変換器１２−２は、クロックマスタを設定したレガシーＩＰ変換器１２−１の特定１チャネルの受信バッファに蓄積された受信バッファ量をセンタ値に安定するように可変クロック部のクロック周波数を制御してクロック同期する。 - 特許庁

To provide a clock supply device where a fault device can be replaced without interrupting clock transmission to other single device when the single device detects interruption of a basic clock from a clock distributor or even when a fault such as defective component other than a clock transmitter takes place in the single device.例文帳に追加

クロック分配装置からの基本クロックの断を一重化装置で検出した場合、また一重化装置でクロック送信装置以外の部品故障等の障害が発生した場合でも、他一重化装置にクロック送信を絶つことなく障害装置を交換出来るクロック供給装置を提供する。 - 特許庁

An instant phase which is instantaneous deviation in the phase of the rise or fall in a clock of the same position of the reference clock signal is calculated for each time point of rise or for each time point of fall, in each clock of a master clock signal with a read-out start index as a start point.例文帳に追加

そして、読み出し開始指標を起点として、マスタークロック信号の各クロックにおける立ち上がり時点または立ち下がり時点ごとに、基準クロック信号の同一番目のクロックにおける立ち上がりまたは立ち下がりとの瞬時的な位相のずれである瞬時位相を算出する。 - 特許庁

In one embodiment, to efficiently calculate the jitter and to achieve clock skew zero, a model synthesizes a symmetrical clock tree of the circuit in which corresponding stages in all paths from a root of the clock tree to sinks of the clock tree exhibit properties approximately electrically equivalent to each other.例文帳に追加

一実施例では、ジッタを効率的に計算し且つクロックスキューゼロを達成するため、モデルは回路の対称的なクロックツリーを合成し、そのツリーでは区六浮くツリーのルートからクロックツリーのシンクに至る全てのパス中の関連するステージは、近似的に電気的に互いに等価な性質を示す。 - 特許庁