「Clock In」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

The display device 6 receives the reference clock signal 5C and generates the display clock signal 9C to be used by the display device itself in synchronism with the reference clock signal 5C.例文帳に追加

表示装置６は、基準クロック信号５Ｃを受信し、当該表示装置において用いる表示クロック信号９Ｃを基準クロック信号５Ｃに同期させて生成する。 - 特許庁

The phase of the clock signal is adjusted by a clock phase adjusting circuit 25 by taking the phase shift generating at the time of the noise removal of the clock signal in the EMI filter 31 into consideration.例文帳に追加

ＥＭＩフィルタ31でのクロック信号のノイズの除去の際に生じる位相ずれを考慮してクロック信号の位相をクロック位相調整回路25にて調整する。 - 特許庁

A reference clock signal in which a period of rising or falling of each clock is uniform is generated from a master clock signal used, when a servo track is written.例文帳に追加

サーボトラックを書き込む際に用いられるマスタークロック信号から、各クロックの立ち上がりまたは立ち下がりの周期が均一である基準クロック信号を生成する。 - 特許庁

In a semiconductor device, a PLL circuit 2 generates a clock 21 for reception and a clock 22 for transmission, based on a frequency-modulated reference clock 1.例文帳に追加

本発明による半導体装置において、ＰＬＬ回路２は、周波数変調された参照クロック１に基づいて、受信用クロック２１及び送信用クロック２２を生成する。 - 特許庁

To minimize phase jumps that occur when lines are switched in a clock supply circuit for selecting one from among a plurality of line clocks and obtaining a clock synchronizing the selected line clock.例文帳に追加

複数の回線クロックから１つを選択し、これに同期したクロックを得るクロック供給回路において、回線の切り替え時に発生する位相ジャンプを最小に抑える。 - 特許庁

A clock control circuit 10 receives a clock input CLK, which is subjected to processing thereon, to generate a clock output CLKOUT for use in a central processing unit 20.例文帳に追加

クロック制御回路１０は、クロック入力ＣＬＫを受け、これに処理を施して中央処理装置２０のためにクロック出力ＣＬＫＯＵＴを生成する。 - 特許庁

In a standby for the actual operation, a base clock signal, a feedback clock and a reference clock are alternately inputted to a phase comparator to monitor a lop filter output signal.例文帳に追加

実動作準備期間中に、基準クロック信号と帰還クロック及び参照クロックを互い違いに位相比較器に入力しループフィルタ出力信号をモニターする。 - 特許庁

A pseudo random number generation circuit 12 operated in the same phase with a delay inverted clock signal U obtained by inverting the delay clock signal Z generates a delay clock selection signal S.例文帳に追加

遅延クロック信号Ｚを反転させた遅延反転クロック信号Ｕと同位相で動作する擬似乱数生成回路１２は、遅延クロック選択信号Ｓを生成する。 - 特許庁

To provide a semiconductor integrated circuit which is based on the timing deviation of an external clock signal, has little increase in the timing deviation of an internal clock signal and is for clock supply.例文帳に追加

外部クロック信号のタイミングずれに基づく、内部クロック信号のタイミングずれの増幅が少ない、クロック供給用の半導体集積回路を提供する。 - 特許庁

To provide a clock switching circuit for preventing a short pulse from being generated in an output clock even when a clock having different phases is switched based on an asynchronous switching signal.例文帳に追加

位相が異なるクロックを非同期の切替信号に基づき切り替えても出力クロックに、切り替え時の短パルスが発生しないクロック切替回路を提供すること。 - 特許庁

The driving part outputs an output signal of the present stage in response to a first clock signal or a second clock signal having a phase different from the first clock signal.例文帳に追加

前記駆動部は、第１クロック信号又は前記第１クロック信号と位相が異なる第２クロック信号に応答して現在ステージの出力信号を出力する。 - 特許庁

The transmitter 9 is provided with a clock signal generating part 25 for generating a clock signal and a data transmission part 18 for transmitting the data packet in synchronism with the clock signal.例文帳に追加

上記送信装置９は、クロック信号を生成するクロック信号生成部２５と、該クロック信号に同期してデータパケットを送信するデータ送信部１８とを備えている。 - 特許庁

A clock level simulator 102 simulates the clock level description 3 to compute the work rate of a storage element and that of an computing element indicated in the clock level description 3.例文帳に追加

クロックレベル記述３を、クロックレベルシミュレーション装置１０２でシミュレーションし、クロックレベル記述３で示される記憶素子及び演算器の稼働率をそれぞれ算出する。 - 特許庁

In the solid imaging element, the clock signal with the predetermined duty ratio is generated, and the duty ratio of the clock signal is detected to correct the duty ratio of the clock signal by using the detected duty ratio.例文帳に追加

所定のデューティ比のクロック信号を生成し、このクロック信号のデューティ比を検出し、検出したデューティ比を利用してクロック信号のデューティ比を補正する。 - 特許庁

A write clock synchronized with the image signal is generated by a write clock generating means 23 but a PLL circuit 30 is provided in said write clock generating means 23.例文帳に追加

書込クロック発生手段２３により画像信号に同期した書込クロックを発生するが、この書込みクロック発生手段２３にはＰＬＬ回路３０が設けられている。 - 特許庁

The first clock signal CLK and the second clock signal CLKS are in the same phase, and only the second clock signal CLKS is activated during a specified period (display invalid period).例文帳に追加

第１クロック信号ＣＬＫと第２クロック信号ＣＬＫＳは同位相であり、且つ、特定の期間（表示無効期間）は第２クロック信号ＣＬＫＳのみが活性化する。 - 特許庁

A switching part 3 selects either one of the external clock CLK1 and the clock CLK2 in response to the switch control signal S2 and sends an output clock CLK3.例文帳に追加

切替部３は、切替制御信号Ｓ２に応じて外部クロックＣＬＫ１およびクロックＣＬＫ２のいずれか一方を選択して出力クロックＣＬＫ３を送出する。 - 特許庁

Further, in the case, the optimization circuit is preferably configured to have a clock switching circuit for selectively outputting the first clock and the second clock.例文帳に追加

さらに、その場合において、前記最適化回路は、前記第１クロックと前記第２クロックとを選択的に出力するクロック切替え回路を有する構成であることが好ましい。 - 特許庁

At the same time, a counter circuit 6 changes the clock frequency division ratio and simultaneously counts a count number set in a clock downcount number register 7 or clock upcount number register 8.例文帳に追加

同時に、カウンタ回路６は、クロック分周比を変更と同時に、クロックダウンカウント数レジスタ７またはクロックアップカウント数レジスタ８に設定されているカウント数をカウントする。 - 特許庁

A PLL control signal is input into a flip-flop 7 and is latched in rising a reference clock, thereby generating a PLL clock signal 1 synchronized with the reference clock.例文帳に追加

ＰＬＬ制御信号をフリップフロップ７に入力し、基準クロックの立ち上がりでラッチすることにより、基準クロックと同期したＰＬＬ制御信号１を生成する。 - 特許庁

To provide a clock signal generator for generating a clock signal whose signal waveform deviation and whose phase distortion due to signal delay is hardly generated in clock signal transmission.例文帳に追加

クロック信号伝送において信号波形歪みや信号遅延による位相ひずみの生じにくいクロック信号を発生するクロック信号発生装置を提供する。 - 特許庁

Accordingly, even when there is a difference in frequency between the data signal and clock, the data signal and clock can be synchronized with each other, while identical clock phase is given.例文帳に追加

したがって、データ信号とクロックとの周波数に差がある場合でも、同一のクロック位相を与えながらデータ信号とクロックとの同期をとることが可能となる。 - 特許庁

This initial setting data comprises clock period adjusting data for adjusting a clock output from a clock generating circuit 20 in addition to data of a defective address or the like.例文帳に追加

この初期設定データには、不良アドレス等のデータに加えクロック発生回路２０からのクロック出力を調整するためのクロック周期調整データが含まれている。 - 特許庁

The clock signal that is asynchronous with the measured signal M but has a constant period of a clock signal CK is generated, and an interpolation signal fm is generated in the clock period Tck.例文帳に追加

被測定信号Ｍとは非同期であるが、一定周期のクロック信号ＣＫを発生させるとともに、そのクロック周期Ｔｃｋで補間信号ｆｍを発生する。 - 特許庁

A clock wiring part 4 re-wires the clock wiring path in function blocks while deciding the clock wiring path between function blocks.例文帳に追加

クロック配線部４は、半導体集積回路全体について、各機能ブロック内のクロック配線経路の再配線を行い且つ機能ブロック間のクロック配線経路を決定する。 - 特許庁

METHOD FOR REDUCING CLOCK SIGNAL AND DATA TIME SKEW IN CLOCK SIGNAL AND DATA SEPARATION TYPE SERIAL DATA COMMUNICATION SYSTEM COMPOSED OF MULTIDROP SYSTEM AND MAKING CLOCK SIGNAL TRANSMISSION LINE SINGLE LINE例文帳に追加

マルチドロップ方式で構成されたクロック信号・データ分離型シリアルデータ通信方式におけるクロック信号・データタイムスキューの低減方法とクロック信号伝送線の単線化 - 特許庁

The driver section 11 outputs at least non-inverted outputs of input clock signals from clock inputs IN, INB to clock outputs OUT, OUTB, respectively.例文帳に追加

ドライバ部１１は、クロック入力ＩＮ及びＩＮＢからの入力クロック信号の少なくとも正転出力を、それぞれクロック出力ＯＵＴ及びＯＵＴＢへ出力する。 - 特許庁

In the divider output clock, one cycle of the fundamental clock among eight cycles of the fundamental clock becomes a Hi signal and periods of other seven cycles become Lo signals.例文帳に追加

分周器出力クロックは、基本クロックの８周期のうち、該基本クロックの１周期分がＨｉ信号となり、その他の７周期の期間がＬｏ信号となる。 - 特許庁

The clock synchronization type set flip-flop 5 is set in synchronism with the clock signals Clock by the output of the 2-input OR circuit 4 and outputs error flag signals Er.例文帳に追加

クロック同期式セットフリップフロップ５は、２入力論理積回路４の出力によりクロック信号Ｃｌｏｃｋに同期してセットされ、エラーフラグ信号Ｅｒを出力する。 - 特許庁

In this CR oscillation clock, the oscillation cycle is automatically adjusted based on the precise outside oscillation pulse so that the clock precision of the CR oscillation clock can be accurately held.例文帳に追加

このＣＲ発振クロックでは、精密な外部発振パルスに基づいて発振周期が自動調整されるので、ＣＲ発振クロックの計時精度は精密に保たれる。 - 特許庁

Instead, a two-phase clock is used, and a bus driver drives data on the bus in the first phase of the clock, and the bus driver is turned off at the beginning of the second phase of the clock.例文帳に追加

その代わりに、２フェーズクロックが使用され、バスドライバは、クロックの第１のフェースの間、バス上でデータをドライブし、バスクロックの第２のフェーズの始まりにおいてターンオフされる。 - 特許庁

A delay element 66 regulates a phase of the second clock signal corresponding to the first clock signal so that data can be received at the first clock in the write timing regulation mode.例文帳に追加

ディレイ素子６６は、ライトタイミング調整モードにて、データを第１クロックで受け取れるように、第１クロック信号に対する第２クロック信号の位相を調整する。 - 特許庁

The clock switching circuit 120 supplies, when the object circuit performs the saving operation, a saving recovery clock lower in speed than a system clock used for the general operation to the scan chain 15.例文帳に追加

このクロック切替回路は、対象回路が退避動作を行う場合には、通常動作に使用するシステムクロックより低速な退避回復クロックをスキャンチェーンに供給する - 特許庁

The clock generating apparatus employs a voltage controlled oscillator 16 capable of performing clock oscillation with a plurality of different oscillating characteristics to generate a clock in synchronism with a wobble signal.例文帳に追加

クロック生成装置は、複数の異なる発振特性をもってクロック発振の可能な電圧制御発振器１６を用いてウォブル信号に同期したクロックを生成する。 - 特許庁

To provide a clock adjustment circuit and a clock adjusting method capable of suppressing the jitters in a communication terminal side, etc., and continuing communication even when the adjustment width of the clock becomes large for synchronizing the gateway device, etc.例文帳に追加

ゲートウェイ装置等の同期用クロックの調整幅が大きくなる場合でも、通信端末側等においてジッタの発生を抑えると共に通信を継続させること。 - 特許庁

To provide the frequency dividing circuit which can divide the frequency of a reference clock at an arbitrary frequency-division ratio so that the obtained deviation in frequency-divided clock interval is less than one reference clock.例文帳に追加

任意の分周比で基準クロックを分周でき、得られた分周クロック間隔のずれが１基準クロック未満である簡単な構成の分周回路を提案すること。 - 特許庁

A clock measurement section 213 receives a synchronous clock "b" and the in-device clock "a" extracted from a synchronous data input by the data processing section 211 and measures a difference between the respective clock frequencies to output a measurement result "c".例文帳に追加

クロック計測部２１３は、データ処理部２１１で同期データ入力から抽出した同期クロックｂと装置内クロックａとを入力し、各々のクロック周波数の差分を計測して計測結果ｃを出力する。 - 特許庁

In a clock circuit 52 which is provided, a clock supply circuit 58 which can stop the supply of a clock according to a control signal is contained, a PLL circuit 54 which can maintain the synchronization of the clock is contained, and a dummy circuit 56 is contained.例文帳に追加

制御信号に応じてクロックの供給を停止することができるクロック供給回路５８とクロックの同期を維持するＰＬＬ回路５４およびダミー回路５６とを含むクロック回路５２を備える。 - 特許庁

To output data without causing any phase deviation in an external clock at the time of generating an internal clock synchronously with the external clock and controlling the data output operation at an off-chip driver circuit by using the internal clock.例文帳に追加

外部クロックに同期して内部クロックを発生させ、この内部クロックを用いてオフチップドライバ回路におけるデータ出力動作を制御する際に、外部クロックに対して位相ずれを起こさずにデータを出力させる。 - 特許庁

Clock signals for a low resolution and for a high resolution are generated in a clock signal generating circuit 17, and either one of the clock signals is provided to the other inputting terminal of the AND circuit 14 by a clock signal selecting part 18.例文帳に追加

クロック信号発生回路１７で低解像度用と高解像度用のクロック信号を発生し、クロック信号選択部１８でいずれか一方のクロック信号をアンド回路１４の他方の入力端子に加える。 - 特許庁

A sound generating channel clock control part 231 and a DSP clock control part 322 output mask signals Sa-Sd for masking the clock signal ϕ only for a period when the clock signal is actually not used in each sampling period.例文帳に追加

発音チャンネルクロック制御部２３１およびＤＳＰクロック制御部２３２は、各サンプリング周期において実際に使用されていない期間だけクロック信号φをマスクするマスク信号Ｓa〜Ｓdを出力する。 - 特許庁

To obtain a clock frequency divider that properly controls a phase relation between data that are a processing object and an output clock so as to attain sure data transmission in the case of frequency-dividing an input clock and outputting the resulting clock.例文帳に追加

入力クロックを分周して出力する場合に、処理の対象となるデータと、出力クロックとの位相関係を適切に制御し、確実なデータ伝送を可能とするクロック分周装置を提供する。 - 特許庁

To provide a clock/frame pulse selection system that selects, generates and distributes an optimum and ensured system clock/frame pulse at all times in a clock/frame pulse generating and distribution system, having a plurality of clock/frame pulse inputs.例文帳に追加

複数個のクロック／フレームパルス入力をもつクロック／フレームパルス生成および分配系で、常に、最適でかつ保証されたシステムクロック／フレームパルスを選択し、生成および分配するクロック／フレームパルス選択方式を提供する。 - 特許庁

In the analog PLL circuit 130, feedback control is performed so that the comparative clock signal is synchronized with a reference clock signal, and an audio clock signal is generated by multiplying or frequency-dividing the reference clock signal.例文帳に追加

アナログＰＬＬ回路１３０では、前記比較クロック信号と基準クロック信号とが同期するようにフィードバック制御が行われ、前記基準クロック信号が逓倍または分周されたオーディオクロック信号が生成される。 - 特許庁

The clock rate of a data clock used for data communication between connecting devices is made independent of and asynchronous with the clock rate of a system clock used for data processing in the own apparatus and an enable generating section arbitrates the two clocks.例文帳に追加

接続装置間のデータ通信に使用するデータクロックと、自装置内のデータ処理において使用するシステムクロックとを、そのクロックレートにおいて独立・非同期させ、２つのクロックの調停は、イネーブル生成部により行う。 - 特許庁