「Clock In」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

A microcomputer (1) includes a clock generator (2) configured as a clock supply source, functional modules operated in sync with a clock signal CLK, level sense type sequence circuits (12-14) which are contained in the functional modules and configured as clock supply destinations, a clock supply system (11) which propagates the clock signal to the level sense type sequence circuits, etc.例文帳に追加

マイクロコンピュータ（１）は、クロック供給元とされるクロック発生回路（２）と、クロック信号ＣＬＫに同期動作する機能モジュールと、機能モジュールに含まれ、クロック供給先とされるレベルセンス型順序回路（１２〜１４）と、クロック信号をレベルセンス型順序回路に伝播するクロック供給系（１１）等とを備える。 - 特許庁

The voltage generator becomes selectively effective in accordance with the first clock signal, when a cycle for the first clock signal is smaller than the cycle for the second clock signal, and becomes selectively effective in accordance with the second clock signal, when the cycle for the second clock signal is smaller than the cycle for the first clock signal.例文帳に追加

電圧発生器は、第１クロック信号の周期が第２クロック信号の周期よりも小さい場合には、第１クロック信号に応じて選択的に有効になり、第２クロック信号の周期が第１クロック信号の周期よりも小さい場合には、第２クロック信号に応じて選択的に有効になる。 - 特許庁

A clock signal from an oscillator 10 is modulated in frequency and controlled in phase difference in a DDS circuit 1 to generate an image clock signal.例文帳に追加

発振器１０からのクロック信号を、ＤＤＳ回路１において、周波数変調および位相差制御して画素クロック信号を生成する。 - 特許庁

When a specification part 202 specifies an input pin 304 of a clock gate 303 because the input pin 304 of the clock gate 303 is a pin interposed in a clock path, the clock tree 300 is divided.例文帳に追加

クロックゲート３０３の入力ピン３０４がクロックパス途中に存在するピンに該当するため、指定部２０２によりクロックゲート３０３の入力ピン３０４が指定されると、クロックツリー３００を分割する。 - 特許庁

Correction data of the clock signal is stored in a clock memory 153, and this correction data is used to correct the frequency of the clock signal by a clock control part 152, and thus the scan speed of the laser beam is fixed.例文帳に追加

クロック信号の補正データをクロックメモリ１５３に記憶しておき、その補正データを用いてクロック制御部１５２によりクロック信号の周波数を補正し、レーザビームの走査速度を一定にする。 - 特許庁

A step-up clock 803 generates a clock (rising or falling of signal) which is concentrated in a prescribed period (clock generation period 805) just after current output, instead of a clock of a constant cycle.例文帳に追加

昇圧クロック８０３は、一定周期のクロックではなく、電流出力直後の所定の期間（クロック発生期間８０５）に集中してクロック（信号の立ち上がりあるいは立ち下がり）を発生させる。 - 特許庁

In the period measuring circuit 9, a phase clock generating circuit 11 generates and outputs four different phase clock signals by using as a reference, a reference clock signal generated by a reference clock generating portion.例文帳に追加

周期測定回路９において、位相クロック発生回路１１は、基準クロック発生部が発生した基準クロック信号を基準とした４つの異なる位相クロック信号を生成して出力する。 - 特許庁

A PLL 210 for generating the clock 22 phase-synchronized to the system clock 1 includes a phase difference adjusting unit 211 which controls the phase of the standby system clock based upon the in-use system clock.例文帳に追加

システムクロック１に位相同期したクロック２２を生成するＰＬＬ２１０は、運用系システムクロックを基準とし、待機系システムクロックの位相を制御する位相差調整部２１１を含んだ構成とする。 - 特許庁

In order to select either one of the same polarity clock or the reversed polarity clock, a phase for the delay feedback clock is compared with the phase for the external clock inputted externally.例文帳に追加

前記同極性クロック及び逆極性クロックのうちのいずれか一つを選択するために、前記遅延フィードバッククロックの位相と外部から入力される前記外部クロックの位相とを比較する。 - 特許庁

The equiphase multi-phase clock signal generator circuit converts an input clock signal into half-frequency-divided complementary clock signals and inputs the frequency-divided complementary clock signals in a complementary voltage-controlled delay element array.例文帳に追加

本発明の等位相多相クロック信号発生回路では，入力クロック信号を２分周した相補クロック信号に変換した後に相補型の電圧制御ディレイ素子列に入力する。 - 特許庁

To provide a clock distribution circuit for reducing the load capacity of a clock driving cell for supplying a clock signal even in a large-scale semiconductor integrated circuit whose power consumption and clock skew is small.例文帳に追加

消費電力及びクロックスキューが小さく、かつ、大規模な半導体集積回路においても、クロック信号を供給するクロック駆動セルの負荷容量が小さいクロック分配回路を提供する。 - 特許庁

To provide a clock synchronizing method and communication system in which excellent clock synchronism is achieved by a clock packet when transmitting a packet including the clock packet from a master device to a slave device.例文帳に追加

マスター装置からスレーブ装置にクロックパケットを含むパケットが送信される場合にそのクロックパケットにより良好なクロック同期を実現することができるクロック同期方法及び通信システムを提供する。 - 特許庁

A bus clock control is provided with a PLL, and the frequency of a bus clock is smoothly changed in accordance with the temperature change.例文帳に追加

バスクロック制御部にはＰＬＬを設けて、温度変化に応じて滑らかにバスクロックの周波数を変える。 - 特許庁

A wiring clock frequency for the correction data Dt is generated in the writing clock generator 18.例文帳に追加

そして書込クロック生成部１８において、補正データＤｔに対する書込クロック周波数を生成する。 - 特許庁

In accordance therewith, a picture clock selecting part 12 selects a picture PLL clock producing part 21 and accepts the input.例文帳に追加

応じて、画像クロック選択部１２は、画像ＰＬＬクロック生成部２１を選択して入力を受け付ける。 - 特許庁

A PLL (Phase Locked Loop) 12 increases the frequency of the system clock signal 10, and outputs it as a clock-in signal 17.例文帳に追加

ＰＬＬ１２は、上記システムクロック信号１０を、周波数を上げてクロックイン信号１７として出力する。 - 特許庁

To provide a correcting method for a clock correction period, correcting an internal clock correction period even in delay variation.例文帳に追加

遅延変動時にも内部クロック補正周期の補正を可能とするクロック補正周期補正方法を得ること。 - 特許庁

To shorten a period until a clock signal of a communication device is resumed from an inactive state in which the clock signal is stopped.例文帳に追加

通信装置のクロック信号を停止させた休止状態から復帰するまでの期間を短縮する。 - 特許庁

The clock frequency decision part 5 determines a set frequency f of a clock signal CLK2 in response to the command identification information.例文帳に追加

クロック周波数決定部5はコマンド識別情報に応じてクロック信号CLK2の設定周波数fを決定する。 - 特許庁

A method synchronizes a transmit clock of a transmitter with a receive clock of a receiver in a wireless communications network.例文帳に追加

方法は、無線通信ネットワークにおいて送信機の送信クロックと受信機の受信クロックとを同期させる。 - 特許庁

A recover latch 130 operates in compliance with a delayed clock ck1 whose phase is delayed with respect to the basic clock ck0.例文帳に追加

リカバーラッチ１３０は基本クロックｃｋ０よりも位相が遅延した遅延クロックｃｋ１に従って動作する。 - 特許庁

Errors are determined on the in-phase clock and the quadrature clock using sampled information from the measurement device.例文帳に追加

測定デバイスからのサンプル情報を使用して、同位相クロックおよび直交位相クロック上の誤差が決定される。 - 特許庁

METHOD FOR SYNCHRONIZING TRANSMIT CLOCK OF TRANSMITTER WITH RECEIVE CLOCK OF RECEIVER IN WIRELESS COMMUNICATIONS NETWORK例文帳に追加

無線通信ネットワークにおいて送信機の送信クロックと受信機の受信クロックとを同期させるための方法 - 特許庁

To provide a phase locked loop circuit capable of coping with abnormity of a reference clock even when an abnormality occurs in the reference clock.例文帳に追加

基準クロックに異常が発生しても、この異常に対処し得る位相同期ループ回路を提供する。 - 特許庁

To regulate an appropriate propagation delay time of a clock signal in a clock wiring 2 with a simple structure.例文帳に追加

簡易な構成で、クロック配線２におけるクロック信号の適切な伝播遅延時間の調整を可能とする。 - 特許庁

A clock track is recorded only once using the head and the track is played back to measure the total number of clock bits in one revolution.例文帳に追加

クロックトラックを一度だけ記録し、記録したクロックトラックを再生して１周の全クロックビット数を測定する。 - 特許庁

Clock information is outputted to a slave unit by a driver 10 and it is stored in a clock information storage memory 8.例文帳に追加

この時計情報をドライバ１０でスレーブユニットに出力し、かつ時計情報格納用メモリ８に格納する。 - 特許庁

To minimize a clock skew in designing a semiconductor clock distribution circuit which has a buffer disposition prohibition area.例文帳に追加

バッファ配置禁止領域を持つ半導体のクロック分配回路の設計において、クロックスキューを最小にする。 - 特許庁

A short pulse light source 18 outputs a photonic clock with a wavelength λp in accordance with an output clock of the device 16.例文帳に追加

短パルス光源１８は、装置１６の出力クロックに従い波長λｐの光クロックを出力する。 - 特許庁

A clock output control means 140 controls the read clock not to be supplied in the mode other than the read mode.例文帳に追加

クロック出力制御手段１４０でリードモード以外ではリードクロックが供給されないように制限する。 - 特許庁

To provide a method and a device for synchronizing clock modulation with electric power source modulation in spread spectrum clock system.例文帳に追加

スペクトル拡散クロック・システムでクロック変調と電源変調の同期を取る方法及び装置を提供すること。 - 特許庁

A phase lock loop is operated in a clock signal receiving part 15, and the clock signal of the frequency fclk is reproduced.例文帳に追加

クロック信号受信部１５では位相同期ループを動作させ、周波数ｆclk のクロック信号を再生する。 - 特許庁

A clock output unit 24 of the controller body 20 outputs a clock signal S1 in synchronization with a triangular wave.例文帳に追加

制御装置本体２０のクロック出力部２４は、三角波に同期してクロック信号Ｓ１を出力する。 - 特許庁

The delay lock loop in a DDR DRAM is locked by the external clock signals and generates internal interleaved clock signals.例文帳に追加

ＤＤＲ ＤＲＡＭ内の遅延ロックループは、外部クロック信号にロックされ、内部インタリーブクロック信号を発生させる。 - 特許庁

To provide a clock jitter generation circuit capable of generating a jitter in a clock signal with an extremely simple circuit.例文帳に追加

非常に簡単な回路でクロック信号にジッタを発生させることができるクロックジッタ発生回路を提供する。 - 特許庁

To provide a clock switching circuit capable of clock-switching in a fast timing without causing hazard.例文帳に追加

ハザードを生じることなく早いタイミングでのクロック切り替えが可能なクロック切り替え回路を提供すること。 - 特許庁

A clock recovery circuit 140 reproduces a clock CLK from a binary serial signal Sb generated in this way.例文帳に追加

クロックリカバリ回路１４０は、このようにして生成された二値シリアル信号Ｓｂから、クロックＣＬＫを再生する。 - 特許庁

A clock generator in the counter circuit generates four asymmetric clock signals for driving each of the registers.例文帳に追加

計数回路中のクロックジェネレータは、各レジスタを駆動するための４つの非対称クロック信号を生成する。 - 特許庁

Also, an operation clock is separately supplied to each system, and any operation clock is not supplied to any system in a stopped state.例文帳に追加

また、動作クロックを系統毎に別々に供給し、停止中の系統には動作クロックを供給しない。 - 特許庁

Thus, clock is converted without making data too much or too little in the clock converting section 43.例文帳に追加

これにより、クロック変換部４３においてデータの過不足を発生させることなく、クロックの載せ替えが可能となる。 - 特許庁

In a step S41, DTS-(vbv-delay) is operated and a STC(system time clock) is further initialized at a time obtained by subtracting a prescribed time.例文帳に追加

ステップＳ４１で、DTS-(vbv_delay)が演算され、さらに所定の時間を減算した時刻でSTC(System Time Clock)が初期化される。 - 特許庁

To prevent NBTI deterioration of a clock tree wiring in a wafer-level burn-in test.例文帳に追加

ウェハレベルバーンインテスト時におけるクロックツリー配線のＮＢＴＩ劣化を防止する。 - 特許庁

A counter 782 is incremented in response to a clock in a second conversion stage.例文帳に追加

カウンタ７８２は、第２の変換ステージにおいて、クロックに応じてインクリメントされる。 - 特許庁

A variation in the parallax is counted by a reference clock CLK in the parallax measuring part 8.例文帳に追加

視差計測部８では視差の変化量を基準クロックＣＬＫでカウントする。 - 特許庁

Thus, the probability of mixing of noise in the clock signal in the wire 11 is reduced.例文帳に追加

これにより、配線１１のクロック信号にノイズが乗る確率が低減する。 - 特許庁