「Clock In」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

A clock frequency of the clock supply circuit 44 can be switched in response to the transmission speed.例文帳に追加

クロック供給回路４４のクロック周波数は、通信速度に応じて切り替え可能とされている。 - 特許庁

In response to this, the clock generating circuit 1 stops the supply of the clock CLK_A to the module A.例文帳に追加

クロック発生回路１は、これに応じて、モジュールＡに対するクロックＣＬＫ＿Ａの供給を停止する。 - 特許庁

The shift registers SRi successively shift the video data in response to clock signals on clock lines ϕi.例文帳に追加

シフトレジスタＳＲｉは該映像データをクロック線Φｉ上のクロック信号に応答して、順次シフトする。 - 特許庁

To provide a clock buffer circuit that is compliant with a wideband of clock signals in a small circuit scale.例文帳に追加

小さな回路規模により広帯域のクロック信号に対応できるクロックバッファ回路を提供すること。 - 特許庁

However, the perpetual clock shown in the image changes the position of the characters showing time on the clock face full-automatically. 例文帳に追加

しかしながら、画像の万年時計は、文字盤の時間を表す文字の位置が全自動で変化する。 - Wikipedia日英京都関連文書対訳コーパス

Burst SRAM (also known as SynchBurst SRAM) is synchronized with the system clock or, in some cases, the cache bus clock. 例文帳に追加

バーストSRAM（同期バーストSRAMとしても知られる）は、システムクロックまたはある場合にはキャッシュバスクロックと同期する。 - コンピューター用語辞典

When there is no reception error, the clock-supply controller 621 stops the supply of the clock signal RCK_-in.例文帳に追加

受信エラーがなければ、クロック供給制御部６２１はクロック信号ＲＣＫ＿ｉｎの供給を停止する。 - 特許庁

In the clock timing adjusting method, each latency of the plurality of clock domains is extracted to determine the phase of a clock to be supplied to each clock domain among the plurality of clocks generated by the clock generating part on the basis of each extracted latency, and the number of clock buffers for adjusting a latency difference in the plurality of clock domains that can not be adjusted by a determined clock is determined.例文帳に追加

クロックタイミング調整方法では、複数のクロックドメインの各レイテンシを抽出し、抽出した各レイテンシに基づいて、クロック生成部で生成される複数のクロックの内、各クロックドメインに供給するクロックの位相を決定し、決定されたクロックでは調整できない、複数のクロックドメインのレイテンシ差を調整するためのクロックバッファの数を決定する。 - 特許庁

Data transfer width is set as word width, data is transferred once by every clock in a single- end mode, however, the data is transferred twice by every clock in each edge of the clock in a differential mode.例文帳に追加

データ転送幅はワード幅に設定されており、シングルエンドモードでは、データはクロックごとに１回転送されるが、差分モードでは、クロックごとに２回、クロックの各エッジにおいて転送される。 - 特許庁

To provide a delay line circuit for clock shift, in which a glitch does not occur in a clock to be output in changing a delay time even when a frequency of the clock is high.例文帳に追加

クロックの周波数が高周波の場合でも、遅延時間の変更時に、出力されるクロックにグリッチを発生させることがないクロックシフト用遅延ライン回路を提供する。 - 特許庁

In the wiring processing for the scanning circuit, a clock driver that supplies a clock different from a clock supplied in the circuit is disposed in the position to supply from the reverse direction to a transported direction of data.例文帳に追加

スキャン回路配線処理では、回路に供給されるクロックとは異なるクロックを供給するクロックドライバを、データの搬送方向とは逆方向から供給する位置に配する。 - 特許庁

To appropriately deal with out-of-synchronism in which clocks are not synchronized between a master node and a slave node, in a clock synchronization system for synchronizing the clock of the slave node with the clock of the master node.例文帳に追加

スレーブノードのクロックをマスタノードのクロックに同期させるクロック同期システムにおいて、マスタ／スレーブ間のクロックが同期していない場合の同期のズレに適切に対処する。 - 特許庁

To realize prolongation of the service life and improvement in servo signal quality by preventing dirt from adhering to a clock disk and a clock head which obtain a clock signal in writing of a servo signal.例文帳に追加

サーボ信号の書き込みにおけるクロック信号を得るクロックディスクおよびクロックヘッドへの塵埃の付着を阻止して高寿命化、サーボ信号品質の向上を図る。 - 特許庁

In the meantime, the slave transmission device has a second calculation part for calculating a second differential value indicating a differential value between the common clock and a slave clock which is a clock used in the present device.例文帳に追加

一方、スレーブ伝送装置は、共通クロックと自装置で用いるクロックであるスレーブクロックとの差分値を示す第二の差分値を算出する第二の算出部を備える。 - 特許庁

Further, the phase shift in the biological rhythm in the individual organism can be detected by checking the expression level of the clock gene at a predetermined clock time against the molecular clock table.例文帳に追加

また、所定時刻における時計遺伝子の発現量を、分子時計表と照合することにより、生物個体の生体リズムの位相のずれを検出することもできる。 - 特許庁

To stabilize the frequency of a reference clock even when the stability of a frequency of a reference clock is high in a steady-state operation and a noise is intruded in the reference clock.例文帳に追加

定常動作時の基準クロックの周波数の安定性が高く、なおかつ参照クロックにノイズが入った場合でも基準クロックの周波数が安定している。 - 特許庁

In this clock wiring structure, the propagation delay time of the clock signal in the clock wiring 2 is regulated on the basis of a length of the shield wiring 3 anchored.例文帳に追加

本発明は、シールド配線３の配置される長さに基づいてクロック配線２におけるクロック信号の伝播遅延時間が調整されるクロック配線構造である。 - 特許庁

FIFO (first-in, first-out) 20 transforms audio data from an audio clock domain to a video (rasterizer) clock domain, and a sample ratio converter 22 upsamples the audio data in the video clock domain.例文帳に追加

ＦＩＦＯ２０はオーディオ・データをオーディオ・クロック・ドメインからビデオ（ラスタライザ）クロック・ドメインに変換し、サンプリング・レート変換器２２はビデオ・クロック・ドメインにてオーディオ・データをアップサンプリングする。 - 特許庁

Switching to providing the clock output 118 in response to the second clock input occurs during the low phase input level in the second clock input signal.例文帳に追加

第２のクロック入力に応答してクロック出力１１８を提供することへの切換えは、第２のクロック入力信号における低フェーズ入力レベルの間に起こる。 - 特許庁

A synchronous clock within the real time clock device is generated in a synchronous clock generation circuit 16 by a counter value obtained by dividing a reference clock divided by a divider 13, a reference clock from an oscillating circuit 11, or a clock obtained by 1/2-dividing the reference clock by a 1/2 dividing circuit 12, and it is distributed to synchronizing circuits 14 and 18.例文帳に追加

分周器１３で基準クロックを分周したカウンター値と、発振回路１１からの基準クロック、または１／２分周回路１２で基準クロックを１／２分周したクロックにより、同期クロック生成回路１６でリアルタイムクロック装置内部の同期クロックを生成し、これを同期回路１４，１８に分配する。 - 特許庁

In the semiconductor memory having a clock synchronous circuit 1a for generating the inner clock signal which synchronizes with clock signal input from outside, a clock signal for which frequency dividing rate for the input clock signal is selectively switched is used as a clock signal for controlling inner action of the clock synchronous circuit.例文帳に追加

外部から入力されたクロック信号と同期した内部クロック信号を生成するクロック同期回路１ａを有する半導体メモリにおいて、クロック同期回路の内部動作を制御するクロック信号として、入力クロック信号に対する分周倍率を選択的に切り替えたクロック信号を使用する。 - 特許庁

A communication unit acquires a clock (second clock) of a printer 400 to be a communication connection destination, and if the frequency of the first clock generated by the clock source 14 is different from the frequency of the second clock, a frequency adjustment unit 15 adjusts in such a way that the first clock frequency will correspond to the second clock frequency.例文帳に追加

そして、通信の接続先となるプリンタ４００のクロック（第２のクロック）を取得し、クロック源１４が発生する第１のクロックの周波数が第２のクロックの周波数と異なる場合に、周波数調整部１５が、第１のクロックの周波数を第２のクロックの周波数と一致するように調整する。 - 特許庁

The clock signal generator supplies a clock pulse in the first order to a shift register operation in a forward direction and supplies a clock pulse in a reverse order to the shift register operation in a backward direction.例文帳に追加

クロック信号発生器は、シフトレジスタ動作に対して第１の順番で順方向にクロックパルスを供給し、シフトレジスタ動作に対して逆の順番で逆方向にクロックパルスを供給する。 - 特許庁

In a system 1 for supplying a clock, a device 21 for supplying a clock measures frequency accuracy of an input clock and an output clock, and transmits an alarm to a network synchronization clock management device 100 when the frequency accuracy is degraded.例文帳に追加

クロック供給システム１において、クロック供給装置２１は、入力クロックおよび出力クロックの周波数精度を計測し、周波数精度が劣化した場合に、警報として網同期クロック管理装置１００に送信する。 - 特許庁

A clock signal fault detection circuit 201 or the like detecting a fault in the clock signal 201 or the like allows the clock signal selection circuit 120, to newly select a normal clock signal through a clock signal selection control circuit 110.例文帳に追加

クロック信号２０１等の信号異常を検出したクロック信号異常検出回路１０１等は、クロック信号選択制御回路１１０を通じてクロック信号選択回路１２０に正常なクロック信号を新たに選択させる。 - 特許庁

A clock transfer means 1b transfers the status of the transmission clock to be transmitted by the clock transmitting means 1a to the communication equipment 2, in response to the transfer of the status of a response clock which is transmitted from the clock transmitting means 2a of the communication equipment 2.例文帳に追加

クロック遷移手段１ｂは、通信装置２のクロック送信手段２ａから送られてくる応答クロックの状態遷移に応じて、クロック送信手段１ａが通信装置２に送信する送信クロックの状態を遷移させる。 - 特許庁

To obtain a clock distribution system in which the clock can be supplied by quickly switching to the other system when interruption of the clock occurs in one system by using an active system and a standby system to the distribution of one kind of clock.例文帳に追加

１種類のクロックの分配に運用系と予備系を使用し、一方の系でクロックの断が発生したときに他方の系にクロックを迅速に切り替えて供給するようにしたクロック分配システムを得ること。 - 特許庁

To obtain an output clock signal by frequency-dividing an input clock signal in a frequency dividing ratio, that is represented with optional rational numbers, by enabling an output clock signal to rise in falling of the input clock signal.例文帳に追加

入力クロック信号の立ち下がりの際に、出力クロック信号の立ち上げを可能とし、入力クロック信号を任意の有理数で表わされる分周比にて分周した出力クロック信号を得ること。 - 特許庁

To obtain a clock control circuit easy in circuit design which can suspend an output of a clock signal without causing a glitch and the corruption of a duty in the clock signal when the output suspension of the clock signal is instructed.例文帳に追加

回路設計が簡単で、クロック信号の出力停止が指示された場合に、クロック信号にグリッチやデューティの崩れを生じさせることなくクロック信号の出力を停止できるクロック制御回路を得る。 - 特許庁

In this case, when the image reading section is in a standby mode, the operation clock adjusting section adjusts the operation clock to the image sensor so that the frequency of the operation clock becomes lower than the operation clock in a usual operation mode of the image reading section while maintaining the frequency of the operation clock to the reading control section.例文帳に追加

ここで、画像読取部が待機モードであるとき、動作クロック調整部は、読取制御部への動作クロックの周波数は維持しながら、イメージセンサへの動作クロックの周波数を画像読取部の通常動作モード時の動作クロックよりも低減するように調整する。 - 特許庁

A determination unit (CLK_CNT, RW_DECODE) determines a digital interface standard to which the data word transmitted in clock cycles of the clock signals according to the number of the clock cycles of the clock signals (the interrupt permission signal is in a predetermined value in the clock cycles) conforms.例文帳に追加

決定ユニット（ＣＬＫ＿ＣＮＴ、ＲＷ＿ＤＥＣＯＤＥ）は、クロック信号のクロックサイクル（これらのクロックサイクルの間は、割り込み許可信号は所定の値にある）の数に応じて、これらのクロックサイクルの間に伝送されたデータワードが準拠しているデジタルインターフェース標準を決定する。 - 特許庁

To suppress disturbance in an image caused by fluctuation in frequencies of a pixel clock.例文帳に追加

ピクセルクロックの周波数の変動に起因する画像の乱れを抑制する。 - 特許庁

The clock is used in analog and digital instruments in automatic test system.例文帳に追加

自動検査システムにおいて、クロックをアナログおよびディジタル計器内で用いる。 - 特許庁

At the time of executing a clock stop instruction, a clock stop controlling part 12 sets 1 in an F/F 13, and stops the supply of a clock CLK to a processor core 11.例文帳に追加

クロック停止命令の実行時、クロック停止制御部１２はＦ／Ｆ１３に１を設定しクロックＣＬＫのプロセッサコア１１への供給を停止する。 - 特許庁

To read data at a high speed with an external clock signal being synchronized with a system clock signal, when data are read from a single-port memory in response to the external clock signal.例文帳に追加

シングルポートメモリから外部クロック信号に応じてデータを読み出す際、外部クロック信号をシステムクロック信号に同期させてしかも高速にデータを読み出す。 - 特許庁

A clock signal is once frequency-divided by a factor of N to lower a bit rate to 1/N, and in this state, one clock portion of the clock signal is removed.例文帳に追加

クロック信号を一旦１／Ｎに分周してビットレートを１／Ｎに下げた状態で、クロック信号の１クロック分を取り除くようにしたもの。 - 特許庁

One clock is used as a system clock SCK (sys) of the ASICs 52 and a communication clock SCK (com) between the DSP 51 and ASICs 52 carried out in common.例文帳に追加

ＡＳＩＣ５２におけるシステムクロックＳＣＫ（ｓｙｓ）と、ＤＳＰ５１とＡＳＩＣ５２との間の通信クロックＳＣＫ（ｃｏｍ）とは共通とされる。 - 特許庁

A clock interruption detecting means 3 detects any clock interruption in clocks inputted to the charge controlling means 2 and generates a detection signal if any clock interruption occurs.例文帳に追加

クロック断検出手段３は、充電制御手段２へ入力するクロックのクロック断を検出し、クロック断が発生した場合、検出信号を発生する。 - 特許庁

The first clock buffer 25 is equal to a clock tree 22 of counterpart clock signal supplying passage in the number of stage, and receives the same supply voltage VDD1 simultaneously.例文帳に追加

第１のクロックバッファ２５は、相手方のクロック信号供給経路のクロックツリー２２の段数と同一段数で且つ同一の電源電圧ＶＤＤ１を受ける。 - 特許庁

To provide a clock generating circuit having improved timing convergence by suppressing skew caused by dispersion in-chip transmission paths for a reference clock and a frequency division clock.例文帳に追加

基準クロックと分周クロックとの伝送路におけるチップ内ばらつきによるスキューを抑制し、タイミング収束性を改善したクロック発生回路を実現する。 - 特許庁

To provide a clock control circuit which can adjust the phase of a clock signal while avoiding plural-time change of the phase of the clock signal for use in receiving reception data.例文帳に追加

受信データ取り込みに用いるクロック信号の位相を複数回変化させずに、クロックの位相調整が可能なクロック制御回路を提供する。 - 特許庁

To add a time stamp according to timing of a clock on a device side to video compression data even if a clock different from a basic system clock in phase is used.例文帳に追加

映像圧縮データに対し、基本システムクロックと位相の異なるクロックを使用しても装置側クロックのタイミングに合ったタイムスタンプを付加する。 - 特許庁

The second clock buffer 35 is equal to a clock tree 32 of counterpart clock signal supplying passage in the number of stage, and receives the same supply voltage VDD2 simultaneously.例文帳に追加

第２のクロックバッファ３５も、相手方のクロック信号供給経路のクロックツリー３２の段数と同一段数で且つ同一の電源電圧ＶＤＤ２を受ける。 - 特許庁

Firstly, to make the operation of the clock monitor control ready, a CPU sets a clock monitoring register built in a CPU 56 to enable a clock monitor.例文帳に追加

ＣＰＵは、まず、クロックモニタ制御を動作可能状態にするために、ＣＰＵ５６に内蔵されているクロックモニタレジスタをクロックモニタイネーブル状態に設定する。 - 特許庁

A variation in average value of SSCG output clock frequencies exerts a similar influence on the clock for the polygon motor and the clock for the drum motor.例文帳に追加

本構成によれば、ＳＳＣＧ出力クロック周波数の平均値の変動が、ポリゴンモータ用クロック及びドラムモータ用クロックに対して同じように影響する。 - 特許庁