「Clock In」に関連した英語例文の一覧と使い方(17ページ目) - Weblio英語例文検索

Moreover, a clock-phase-difference measuring instrument 20a measures for each clock pulse the difference in phase between the reference clock S83 and a demodulated clock S84 regenerated from the received signal, and generates a correction value to be acquired by smoothing the measurement results of the phase differences.例文帳に追加

また、クロック位相差測定器２０ａが、基準クロックＳ８３と、受信信号から再生された復調クロックＳ８４との位相差を毎クロック測定して、その位相差の測定結果を平滑化した補正値を生成する。 - 特許庁

IN scan test mode, inspection data received by the inspection input terminal TI are held synchronously with a clock of master clock terminal MSK and are outputted from the output terminal Q synchronous with a clock of a slave clock input terminal SCK.例文帳に追加

スキャンテストモードにおいては、検査入力端子ＴＩに受けた検査データがマスタークロック端子ＭＳＫのクロックに同期して保持され、スレーブクロック入力端子ＳＣＫのクロックに同期して出力端子Ｑから出力される。 - 特許庁

In this case, since this does not require a clock for the integrating action for the supply stop detection of a clock or the comparison actions between the intermediate potential signal and the reference potential, this does not require other clock source and can detect stoppage of a clock.例文帳に追加

この場合、クロックの供給停止検知のための積分動作や中間電位信号と基準電位の比較動作にクロックを必要としないため、他のクロック源を必要とせず、クロックの停止を検知することができる。 - 特許庁

This clock generation control circuit is provided with a register to/from where prescribed data can be written or read and this semiconductor integrated circuit inputs a reference clock, and generates a frequency-division clock in the timing of a clock frequency division setting signal.例文帳に追加

所定のデータの書き込み，読み出しが可能なレジスタを備えたクロック生成制御回路と，クロック分周設定信号のタイミングにより，基準クロックを入力して分周クロックを生成する半導体集積回路が提供される。 - 特許庁

To provide a semiconductor integrated circuit which has little power consumption and small clock skew, and comprises a clock distribution circuit with small load capacities of a clock driving cell for supplying clock signal even in a large scale semiconductor integrated circuit.例文帳に追加

消費電力及びクロックスキューが小さく、かつ大規模な半導体集積回路においてもクロック信号を供給するクロック駆動セルの負荷容量が小さいクロック分配回路を備えた半導体集積回路を提供する。 - 特許庁

A backward direction delay array delays the delay clock signal detected by the mirror control circuit in the backward direction, and a clock driver receives output clock signals from the backward direction delay array to generate internal clock signals.例文帳に追加

逆方向遅延アレイは前記ミラー制御回路によって検出された遅延クロック信号を逆方向に遅延させ、クロックドライバは前記逆方向遅延アレイの出力クロック信号を受け入れて前記内部クロック信号を発生する。 - 特許庁

The count value of a second clock is obtained for each fixed cycle of a first clock, the count value and an ideal value in the case of no clock deviation are compared with each other, the result is held, and the clock deviation is judged from the compared results of two or more times.例文帳に追加

第一のクロックの一定周期ごとに第二のクロックの計数値を求め、その計数値とクロック偏差がない場合の理想値とを比較してその結果を保持し、複数回の比較結果からクロック偏差を判定する。 - 特許庁

A design method includes: (A) a step of calculating slack in the data path while reflecting delay variation of the clock signal in the clock distribution path caused by production variation; and (B) a step of changing positions of the clock branch point, the first clock terminal and second clock terminal so as to increase the calculated slack.例文帳に追加

本発明に係る設計方法は、（Ａ）製造ばらつきに起因するクロック分配経路におけるクロック信号の遅延変動を反映させながら、データ経路のスラックを算出するステップと、（Ｂ）算出されるスラックが増加するように、クロック分岐点、第１クロック端子及び第２クロック端子の位置を変更するステップ、とを含む。 - 特許庁

A switching signal control circuit 18 receives the in-apparatus reference clock and an external clock switching signal, applies rewrite control to a frequency division count of the clock frequency divider circuit 12 or 13 corresponding to a change in the external clock switching signal into a frequency division count of the clock frequency divider circuit 17 and controls the switching circuit.例文帳に追加

切替信号制御回路１８は装置内基準クロックと外部クロック切替信号を入力し、外部クロック切替信号の変化に対応しクロック分周回路１２または１３の分周カウンタ値をクロック分周回路１７の分周カウンタ値に書替制御した後切替回路を制御する。 - 特許庁

From each prescribed location, the relevant free-setting portions of the clock distribution circuit constitution (200) distribute the clock signal to any prescribed clock-using circuit constitution, requiring the clock signal in a given region in the structured ASIC device (10), with the clock-using circuit constitution being provided at the prescribed location.例文帳に追加

それぞれの所定のロケーションから、クロック分配回路構成の関連される設定可能な部分は、そのクロック信号を、その所定のロケーションから提供された、構造化されたＡＳＩＣ（１０）の所定の領域においてそのクロック信号を必要とする任意のクロック利用回路構成に分配する。 - 特許庁

The device is provided with clock generating parts 410 and 420 generating a plurality of clocks differing in phases and a selection part 460 selecting and outputting any clock from a plurality of clocks and also switching over the clock to a clock of the different phase or period in a prescribed period of the outputted clock.例文帳に追加

位相の異なる複数のクロックを生成するクロック生成部４１０，４２０と、前記複数のクロックのうちから何れかのクロックを選択して出力するとともに、出力されるクロックの所定の期間内に、異なる位相もしくは周期のクロックへ切り換えて出力するセレクト部４６０と、を有することを特徴とする。 - 特許庁

When the image reading section is in a standby mode, the operation clock adjusting section adjusts the operation clock so that a mask period as a stop period of the operation clock to the image sensor is prolonged compared with the operation clock in a usual operation mode of the image reading section while maintaining the frequency of the operation clock to the reading control section and the image sensor.例文帳に追加

画像読取部が待機モードであるとき、動作クロック調整部は、画像読取部の通常動作モード時の動作クロックと比べて、読取制御部及びイメージセンサへの動作クロックの周波数は維持しながら、イメージセンサへの動作クロックの停止期間であるマスク期間を延長するように調整する。 - 特許庁

Even when a "0" level section for a short period exsists in a "1" level section of a comparison clock 102, a clock abnormity detection section 107 detects that a second rising edge is generated in the comparison clock 102 with respect to one rising edge of a reference clock 101 and provides an output of a clock abnormity signal 108.例文帳に追加

比較クロック１０２の“１”レベル区間に短期間の“０”レベル区間が入ってしまった場合にも、基準クロック１０１の１回の立ち上がりエッジに対し比較クロック１０２に２回目の立ち上がりエッジが発生したことをクロック異常検出部１０７が検出しクロック異常信号１０８を出力する。 - 特許庁

From control data 1 and 2 created based on phase data indicative of the amount of phase shift of the pixel clock (PCLK) and the state of the pixel clock (PCLK), a first clock making a state transition in synchronism with the rising timing of a high frequency clock (VCLK), and a second clock making a state transition in synchronism with the falling timing are generated.例文帳に追加

画素クロック（ＰＣＬＫ）の位相シフト量を示す位相データと画素クロック（ＰＣＬＫ）の状態とに基づいて生成された制御データ１，２から、高周波クロック（ＶＣＬＫ）の立ち上がりのタイミングに同期して状態遷移する第１クロックと、立ち下がりのタイミングに同期して状態遷移する第２クロックとを生成する。 - 特許庁

The delay synchronous circuit is provided with a phase detector that detects a phase difference between an external clock and an internal clock, a delay device control section that generates a control signal in response to an output of the phase detector, and a variable delay device that delays the external clock in response to the control signal to generate the internal clock synchronously with the external clock.例文帳に追加

外部クロックと内部クロックとの位相差を検出する位相検出器と、位相検出器の出力に応答して制御信号を発生する遅延器制御部と、制御信号に応答して外部クロックを遅延させて外部クロックに同期した内部クロックを発生する可変遅延器とを具備する。 - 特許庁

As the global fuse circuit is used also for programming a delay element in the clock control circuit, delay in the clock control circuit is made substantially same as delay in the data block.例文帳に追加

グローバル・ヒューズ回路は、クロック制御回路内の遅延素子をプログラムする際にも用いるので、クロック制御回路およびデータ・ブロック内の遅延は本質的に同一となる。 - 特許庁

In this system, a second built-in clock 104 for managing the use time limit of the application program is installed independently with a first built-in clock 102 used by regular applications 108.例文帳に追加

アプリケーションプログラムの使用期限を管理するための第２内蔵時計１０４を通常のアプリケーション１０８が利用する第１内蔵時計１０２とは独立して設ける。 - 特許庁

To generate an interrupt signal even in a stop mode where a bus clock for operating a computer system is not supplied in the same manner as a normal mode in which the bus clock is supplied.例文帳に追加

コンピュータシステムを動作させるためのバスクロックが供給されないストップモードであっても、バスクロックが供給される通常モードと同様に割込信号を生成する。 - 特許庁

The distribution network is arranged in the chip region in a lattice-like form in the X-axis and Y-axis directions, and receives the clock signals outputted from the clock drivers to transmit them to circuit elements in the chip region.例文帳に追加

分配網はチップ領域にＸ軸及びＹ軸方向に格子状に配置されて、クロックドライバから出力されるクロック信号を受信してチップ領域の回路素子に伝送する。 - 特許庁

Further, the timing verification device 11 computes the pulse width in the clock input terminal of the FF by the pulse width of the clock signal and delays in rise and in fall in a path.例文帳に追加

更に、タイミング検証装置１１は、ＦＦのクロック入力端子におけるパルス幅を、クロック信号のパルス幅と、パスにおける立ち上がり遅延及び立ち下がり遅延とにより算出する。 - 特許庁

To provide a clock correcting circuit in an electronic exchange system with which a clock signal can be stably supplied regardless of variation in environmental conditions.例文帳に追加

環境条件の変動に関わらず、安定したクロック信号の供給が可能な電子交換機システムにおけるクロック補正回路の提供を目的とする。 - 特許庁

The write VCO 6 generates the write clock in accordance with the control voltage CV.例文帳に追加

ライトＶＣＯ６は、制御電圧ＣＶに従ってライトクロックを生成する。 - 特許庁

Consequently, the power consumption in a specified period in a non-active period of the clock signals CK1 and CK2 corresponding to an active period of the other clock signal is reduced.例文帳に追加

これによってクロック信号ＣＫ１・ＣＫ２の非アクティブ期間のうち、他方のクロック信号のアクティブ期間にあたる特定期間の消費電力を削減する。 - 特許庁

LOW SPEED TRANSMISSION SIGNAL OUTPUT SYSTEM IN SELECTIVELY SWITCHING INTRA-DEVICE CLOCK例文帳に追加

装置内クロック選択切替時における低速伝送信号出力方式 - 特許庁

A data table of a clock frequency set in a writing clock frequency setting part 25 according to the temperature in a writing unit 11 is stored into RAM 23.例文帳に追加

書き込みユニット11内の温度に応じて書き込みクロック周波数設定部25に設定するクロック周波数のテーブルをＲＡＭ23に格納しておく。 - 特許庁

To provide a clock distribution device capable of executing clock distribution in a digital system by using an RF signal in a high frequency area such as a band of several GHz to several-tens GHz.例文帳に追加

数GHz から数十GHz 帯域等の高周波領域のＲＦ信号を用いてデジタルシステムにおけるクロック分配を実現するクロック分配装置の提供。 - 特許庁

To provide a clock signal generating circuit that prevents malfunction of a frequency divider circuit in an abnormal frequency region caused in an unlocked state of a PLL so as to obtain a stable clock frequency.例文帳に追加

ＰＬＬの非ロック状態である異常周波数領域での分周回路の誤動作を防止し、安定したクロック周波数を得ること。 - 特許庁

A plurality of flip-flops included in a logic circuit are grouped by a clock source.例文帳に追加

論理回路に含まれる複数のフリップフロップをクロックソースでグループ分けする。 - 特許庁

The plurality of latch circuits 31 to 34 connected in series transmit a pulse signal, in synchronism with the first clock signal LCLK and the second inverted clock signal/LCLK.例文帳に追加

直列接続された複数のラッチ回は、第１クロック信号ＬＣＬＫ及び第２反転クロック信号／ＬＣＬＫに同期してパルス信号を伝送する。 - 特許庁

The CPU61 performs image formation processing in synchronism with the system clock signal.例文帳に追加

ＣＰＵ６１は、システムクロック信号に同期して画像形成処理を行う。 - 特許庁

To improve clock calibration accuracy by preventing deterioration in the S/N at a receiver side in a clock calibration mode so as to relax the restriction of a system transmission distance.例文帳に追加

クロック校正モードにおける受信側でのＳＮ比劣化を防止しシステム伝送距離の制約を緩和しクロック校正精度を向上させる。 - 特許庁

In concrete, the clock synchronizing circuit is stopped when a synchronizing clock is necessary, e.g. in standby, bank active, refreshing, write modes, etc., except a read mode.例文帳に追加

具体的には、同期クロックを必要としない場合、例えば、スタンバイ時、バンクアクティブ時、リフレッシュ時、ライト時などのリード以外のモード時には、クロック同期回路を停止させる。 - 特許庁

The first register is implemented in a first clock domain, and the index values possibly identify a second register of a memory device implemented in a second clock domain.例文帳に追加

第一のレジスタは第一のクロックドメインに実装され、インデックス値は、第二のクロックドメインに実装されたメモリデバイスの第二のレジスタを識別する可能性がある。 - 特許庁

The control part sets the frequency of a clock signal in the identification information transmission period to be lower than the frequency of a clock signal in the data transfer period.例文帳に追加

また、制御部は、識別情報送信期間におけるクロック信号の周波数を、データ転送期間におけるクロック信号の周波数よりも低く設定する。 - 特許庁

The Applied voltage E10 is -2.5 V in a 1/4 clock period of the input light signal S10 and 0.8 V in the remaining 3/4 clock period.例文帳に追加

印加電圧Ｅ１０は、入力光信号Ｓ１０の１／４のクロック期間では−２．５Ｖとなり、残りの３／４のクロック期間では０．８Ｖとなる。 - 特許庁

Upon receipt of the correction notification signal, a counter 15 operates only its period by "n-a" clock period in forward correction or by "n+b" clock period in backward correction.例文帳に追加

カウンタ15は補正通知信号を受けると、その周期のみ前方補正の場合は「n-a」クロック周期、後方補正の場合は「n+b」クロック周期で動作させる。 - 特許庁

A date of start is programmed in a real time clock circuit 40, and a circuit integrated in a controller 24 controls operations of the clock 40 and the temperature sensor 42.例文帳に追加

実時間クロック回路４０に開始日がプログラムされ、コントローラ２４に一体化された回路が、クロック４０および温度センサ４２の動作を制御する。 - 特許庁

An enclosure is formed on the desk with tape 3 to which a sensor 2 disposed in the run-away alarm clock 1 reacts, and the run-away alarm clock 1 is mounted in the enclosure.例文帳に追加

机の上に逃げる目覚まし時計１に設けたセンサ２が反応するテープ３で囲いをつくり、前記逃げる目覚まし時計１を囲いの中に置く。 - 特許庁

As a series of this operation is processed in one clock signal, the number of clock required for writing data of 8 bits in the RAM is one.例文帳に追加

この一連の動作は一つのクロック信号内で処理されるので、８ビット分のデータをＲＡＭ書き込むのに必要なクロック数は１つである。 - 特許庁

DETECTION OF CLOCK DRIFT IN NETWORKED DEVICE THROUGH MONITORING OF CLIENT BUFFER FULLNESS例文帳に追加

クライアントバッファ占有量の監視によるネットワークデバイスのクロックドリフトの検出 - 特許庁

To provide a clock generating circuit capable of shortening lock-in time.例文帳に追加

ロックインタイムを短縮化することができるクロック生成回路を提供する。 - 特許庁

To prevent generation of the pseudo phase locked state in which the phases of a reference clock and a feedback clock are stagnant in a state different by 180 degrees.例文帳に追加

ＤＬＬ回路において基準クロックと帰還クロックの位相が１８０度異なる状態で停滞する偽の位相同期状態の発生を防止する。 - 特許庁

A reference clock is input in a posterior border matching part and a phase control part.例文帳に追加

基準クロックが、後縁合わせ部および位相制御部に入力される。 - 特許庁

To provide a tracking solar power generating device capable of automatically correcting the error of its built-in clock and a method for correcting its built-in clock for error.例文帳に追加

時計の誤差を自動的に修正することのできる追尾型太陽光発電装置及びその内蔵時計の誤差修正方法を提供する。 - 特許庁

To continuously supply a stable internal clock signal to an internal circuit by providing a second switch circuit for selecting a clock enable signal in a first state and for selecting the output signal of a first latch circuit in a second state for supplying to a second latch circuit.例文帳に追加

ＤＬＬ回路のオーバーフロー時は、非オーバーフロー時と同様のタイミングで内部回路に内部クロック信号を供給することができない。 - 特許庁