「LBL」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

When the potentials of the local bit lines LBL converge on the precharge voltage a predetermined time later, the precharge circuit LPC supplies the precharge voltage to the local bit lines LBL.例文帳に追加

所定時間が経過してローカルビット線ＬＢＬの電位がプリチャージ電圧に収束すると、プリチャージ回路ＬＰＣによりプリチャージ電圧がローカルビット線ＬＢＬに供給される。 - 特許庁

The PMOS sense circuit 1 is connected to bit lines BL and /BL, and the NMOS sense circuit 2, the precharge circuit 3, the dummy cell circuit 4, and the column selection circuit 5 are connected to local bit lines LBL and /LBL.例文帳に追加

ビット線ＢＬ及び／ＢＬにＰＭＯＳセンス回路１が接続され、ローカルビット線ＬＢＬ及び／ＬＢＬにＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、及びカラム選択回路５が接続される。 - 特許庁

A switch means is provided between a bit line BL to which a memory cell is connected and a local bit line LBL to allow separation coupling, the BL is considered as VDL/2 precharge, and the LBL is considered as VDL precharge.例文帳に追加

メモリセルの接続されるビット線ＢＬとローカルビット線ＬＢＬの間にスイッチ手段を設け分離結合できるようにし、ＢＬをＶＤＬ／２プリチャージとし、ＬＢＬをＶＤＬプリチャージとする。 - 特許庁

In standby, a global bit line GBL and a local bit line LBL of the memory area SM(m) are pre-charged, however, a local bit line LBL of the memory area SM(0) is not pre-charged.例文帳に追加

スタンバイ時にはグローバルビット線ＧＢＬ及びメモリ領域ＳＭ（ｍ）のローカルビット線ＬＢＬをプリチャージし、メモリ領域ＳＭ（０）のローカルビット線ＬＢＬはプリチャージしない。 - 特許庁

A switch means is provided between memory-cell-connected bit lines BL and local bit lines LBL to allow separation and connection, the BL being VDL/2 precharged, the LBL being VDL precharged.例文帳に追加

メモリセルの接続されるビット線ＢＬとローカルビット線ＬＢＬの間にスイッチ手段を設け分離結合できるようにし、ＢＬをＶＤＬ／２プリチャージとし、ＬＢＬをＶＤＬプリチャージとする。 - 特許庁

The semiconductor device has local bit lines LBL and global bit lines GBL made hierarchical, a hierarchical switch LSW controls electric connections between the local bit lines LBL and global bit lines GBL, and a precharge circuit LPC supplies a precharge voltage to the local bit lines LBL.例文帳に追加

本発明の半導体装置は、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとに階層化され、階層スイッチＬＳＷによりローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間の電気的接続が制御され、プリチャージ回路ＬＰＣによりプリチャージ電圧がローカルビット線ＬＢＬに供給される。 - 特許庁

A local bit line (LBL) is arranged for each sector so as to correspond to each of global bit lines (GBL).例文帳に追加

グローバルビットライン（ＧＢＬ）の各々に対応して、セクタごとにローカルビットライン（ＬＢＬ）が配置されている。 - 特許庁

The memory cell array is arranged correspondingly to sections of the local bit lines LBL, the local bit lines LBL and the global bit lines GBL are arranged with equal pitch, and the global sense amplifier 11 and the local sense amplifier 12 are arranged with twice pitch of the above pitch.例文帳に追加

メモリセルアレイ１０はローカルビット線ＬＢＬの区分に対応して配置され、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬが等ピッチで配置され、その２倍のピッチでグローバルセンスアンプ１１及びローカルセンスアンプ１２が配置されている。 - 特許庁

A semiconductor device of the present invention has a hierarchical bit line configuration consisting of local bit lines LBL and global bit lines GBL, and comprises hierarchical switches SW for controlling connection between the local bit lines LBL and the global bit lines GBL.例文帳に追加

本発明の半導体装置は、ビット線構成がローカルビット線ＬＢＬとグローバルビット線ＧＢＬとに階層化され、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間の接続を制御する階層スイッチＳＷを備えている。 - 特許庁

When an active command is issued, a row decoder 18 selects some of word lines WL designated by the active command and a column decoder 15 selects bit lines LBL, GBL designated by the active command from among the plurality of bit lines LBL, GBL, to decide a bit line to be sensed.例文帳に追加

アクティブコマンドにより、ロウデコーダ１８が複数のワード線ＷＬからアクティブコマンドで指定されたワード線ＷＬの一部を選択するとともに、カラムデコーダ１５が複数のビット線ＬＢＬ、ＧＢＬからアクティブコマンドで指定されたビット線ＬＢＬ、ＧＢＬを選択することにより、センス予定のビット線を決定する。 - 特許庁

The separation circuit 6 is disposed between the PMOS sense circuit 1 and the NMOS sense circuit 2, includes the Nch MOS transistors NT 1 and NT 2, and performs connection/separation between the bit line BL and the local bit line LBL and between the bit line/BL and the local bit line/LBL based on a control signal Φt.例文帳に追加

切り離し回路６は、ＰＭＯＳセンス回路１とＮＭＯＳセンス回路２の間に設けられ、Ｎｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２を有し、制御信号Φｔに基づいて、ビット線ＢＬとローカルビット線ＬＢＬの間、及びビット線／ＢＬとローカルビット線／ＬＢＬの間の接続或いは分離を行う。 - 特許庁

The semiconductor memory 50 comprises a word line WL, a global bit line GBL, and a local bit line LBL arranged while crossing one another, a memory cell array region 1 containing a plurality of ferroelectric memory cells 3 connected to the word line WL and local bit lines LBL, and a transfer gate transistor 4 arranged at the lower portion of the memory cell array region 1.例文帳に追加

この半導体記憶装置５０は、互いに交差するように配置されたワード線ＷＬとグローバルビット線ＧＢＬおよびローカルビット線ＬＢＬと、ワード線ＷＬおよびローカルビット線ＬＢＬに接続された複数の強誘電体メモリセル３を含むメモリセルアレイ領域１と、メモリセルアレイ領域１の下方に配置されたトランスファゲートトランジスタ４とを備えている。 - 特許庁

SA includes a first circuit including differential MOS pairs for gate support connected to BL and a second circuit connected to LBL for full amplitude amplification and data retention.例文帳に追加

ＳＡにはＢＬに結合されたゲート受けの差動ＭＯＳ対を含む第１回路とＬＢＬに結合されフル振幅増幅及びデータ保持のための第２回路を含むようにする。 - 特許庁

A hierarchical memory cell array comprises: global bit lines GBL, local bit lines LBL, precharge circuits Q10 and Q11 for the global bit lines, precharge circuits Q20 for the local bit lines, and hierarchical switches Q30.例文帳に追加

階層化メモリセルアレイは、グローバルビット線ＧＢＬ、ローカルビット線ＬＢＬ、グローバルビット線用のプリチャージ回路Ｑ１０、Ｑ１１、ローカルビット線用のプリチャージ回路Ｑ２０、階層スイッチＱ３０を備えている。 - 特許庁

Each of the memory cells comprises an N-channel memory transistor which connects a source line and a corresponding LBL and is on/off controlled by a corresponding WL.例文帳に追加

メモリセルは、ソースラインと、対応するＬＢＬとを接続し、対応するＷＬによってオンオフが制御されるＮチャネルのメモリトランジスタを含む。 - 特許庁

An SA includes: a first circuit including a differential MOS pair of gate receiving coupled to the BL: and a second circuit coupled to the LBL for full amplitude amplification and data holding.例文帳に追加

ＳＡにはＢＬに結合されたゲート受けの差動ＭＯＳ対を含む第１回路とＬＢＬに結合されフル振幅増幅及びデータ保持のための第２回路を含むようにする。 - 特許庁

A plurality of paired local bit lines LBL and LBLB are connected in common, for example, to paired global bit lines GBL and GBLB through selective transfer gates 15a and 15b in a single column.例文帳に追加

たとえば、１つのカラムにおいて、グローバルビット線対ＧＢＬ，ＧＢＬＢには、複数のローカルビット線対ＬＢＬ，ＬＢＬＢが、それぞれ、選択トランスファーゲート１５ａ，１５ｂを介して共通に接続されている。 - 特許庁

The semiconductor memory device includes: word lines WL; a memory cell array 10 constituted of a plurality of memory cells MC; global bit lines GBL; a global sense amplifier 11; local bit lines LBL; and a local sense amplifier 12.例文帳に追加

本発明の半導体記憶装置は、ワード線ＷＬと、複数のメモリセルＭＣからなるメモリセルアレイ１０と、グローバルビット線ＧＢＬと、グローバルセンスアンプ１１と、ローカルビット線ＬＢＬと、ローカルセンスアンプ１２を備えている。 - 特許庁

The controller is provided with a picture compositing means which superimposes outermost extension lines LBL and LBR, which are obtained by perpendicularly drawing outermost lines WBL and WBR of the vehicle to the ground and extending these lines in the longitudinal direction of the vehicle, on the display on the monitor where the picture taken-in by the image pickup device is displayed.例文帳に追加

制御装置は、撮像装置により取り込まれる画像のモニター上の表示に、車両の最外側ラインＷ_B L ，Ｗ_B R を地面に垂直に下ろし、そのラインを車両前後方向に延長した最外側延長ラインＬ_BL ，Ｌ_B R をスーパーインポーズする画像合成手段を備える。 - 特許庁

When a signal is read from the selected memory cell to each of the local bit lines LBL, after the signal is amplified by the local sense amplifier 12, the signal is transmitted to the global sense amplifier 11 via the global bit lines GBL, and connected selectively to the external data line.例文帳に追加

選択された前記メモリセルから各々のローカルビット線ＬＢＬに信号が読み出されると、ローカルセンスアンプ１２で増幅された後、グローバルビット線ＧＢＬを経由してグローバルセンスアンプ１１に伝送され、選択的に外部データ線に接続される。 - 特許庁

Also the label evaluation device 1 performs comparison of representation of each of cells in a specific row in an array table and comparison of representation of each cells located in the same line in each row of the array table, and based on the result of the comparison outputs a label evaluation result LBL which shows existence of a label to the cell arranged in this row direction or the cell arranged in this line direction.例文帳に追加

また、ラベル評価装置１は、該配列表の特定の列における各セル同士の表現の比較と、該配列表の各列において同一の行に位置している各セル同士の表現の比較とを行い、該比較の結果に基づいて、該列方向に配列されたセルまたは該行方向に配列されたセルに対するラベルの有無を示すラベル評価結果ＬＢＬを出力する。 - 特許庁

Next, when a read command is issued, the row decoder 18 selects one of the word lines WL to be activated which has been selected in accordance with the active command, and also senses data from the already selected bit lines LBL, GBL, and outputs read data by selecting data of the address designated by the read command from among the data.例文帳に追加

次に、リードコマンドにより、ロウデコーダ１８がアクティブコマンドに応じて選択されたワード線ＷＬから活性化する１本のワード線ＷＬを選択するとともに、既に選択されたビット線ＬＢＬ、ＧＢＬからセンスし、そのデータの内、リードコマンドで指定されたアドレスのデータを選択してリードデータを出力する。 - 特許庁