「Memory cell」に関連した英語例文の一覧と使い方(48ページ目) - Weblio英語例文検索

To provide a inexpensive semiconductor storage by enabling replacing a defective memory cell of a memory cell array by a redundant memory cell having small scale, and increasing the number of redundant relievable addresses, in a semiconductor storage provided with redundant relieving function.例文帳に追加

冗長救済機能を備えた半導体記憶装置において、小さな規模での冗長メモリセルでメモリセルアレイの不良メモリセルの置き換えを可能とすると共に、冗長救済可能アドレス数を増加させて、安価な半導体記憶装置を提供する。 - 特許庁

The data stored in the memory cell specified by an internal address add is inverted, an writing operation in the memory cell is performed based on each address, and the internal address add is incremented whenever the invert writing operation is executed in the memory cell.例文帳に追加

内部アドレスａｄｄにて指定されるメモリセルに記憶されたデータを反転させてそのメモリセルに書き込む動作をアドレス単位で実行し、そのメモリセルの反転書き込み動作が実行されるごとに内部アドレスａｄｄをインクリメントする。 - 特許庁

Moreover, since the data can be written to the redundant file memory like the ordinary memory cell, replacement to the redundant cell from the defective cell and recording of the replacement information can be executed even after the memory chip is accommodated within a package.例文帳に追加

また、冗長ファイルメモリには通常のメモリセルと同様に書き込みを行うことができるので、メモリチップがパッケージ内に収納された後であっても不良セルから冗長セルへの置換とその置換情報の記録を行うことができる。 - 特許庁

A control signal generating circuit 150 performs control for a memory cell array 200 in a non-normal operation mode being different from a normal operation mode in which write of data to the memory cell array 200 and read of data from the memory cell array 200 are performed.例文帳に追加

コントロール信号発生回路１５０は、メモリセルアレイ２００へのデータの書き込み及びメモリセルアレイ２００からのデータの読み出しを実行する通常動作モードと異なる非通常動作モードにおいてメモリセルアレイ２００に対する制御を行う。 - 特許庁

The method includes determining the resistive state of the memory cell being read by comparing a current dependent on the resistive state of the memory cell being read with the reference current dependent on a resistive state of at least one reference resistive memory cell.例文帳に追加

読み出されるメモリセルの抵抗状態に依存する電流と、少なくとも１つの基準抵抗メモリセルの抵抗状態に依存し得る基準電流とを比較することによって、上記読み出されるメモリセルの抵抗状態を判別する。 - 特許庁

A power source generating section 150 generates an erasion potential for erasion operation for data stored in a memory cell, and generates variably a first potential given to the memory cell selected in read-out operation and a second potential given to the memory cell of non-selection.例文帳に追加

電源発生部１５０は、メモリセルに記憶された対する消去動作のための消去電位を生成し、読出動作において選択されたメモリセルに与える第１の電位および非選択のメモリセルに与える第２の電位を可変に生成する。 - 特許庁

In a phase change memory cell MC, a write voltage is transmitted from a write voltage generation circuit 24 to a bit line BL to which a selection memory cell MC is connected, and then a word line WL is driven to a selection state to supply a write current to the memory cell.例文帳に追加

相変化メモリセル（ＭＣ）において、選択メモリセル（ＭＣ）が接続されるビット線（ＢＬ）に、書込電圧を書込電圧発生回路（２４）から伝達した後、ワード線（ＷＬ）を選択状態へ駆動し、書込電流をメモリセルに供給する。 - 特許庁

Then, the control circuit executes verification for the first memory cell of the first block and, if the verification is passed, reads data stored in the first memory cell of the first block and data stored in the second memory cell of the second block.例文帳に追加

その後、制御回路は、第１のブロックの第１のメモリセルに対してベリファイを実行し、ベリファイをパスした場合には、第１のブロックの第１のメモリセルに記憶されたデータ、および、第２のブロックの第２のメモリセルに記憶されたデータを読み出す。 - 特許庁

Whenever selection of a memory cell is performed by a column decoder and data corresponding to a selected memory cell is outputted, an output level of the output buffer is preset before data corresponding to the selected memory cell is outputted from the output buffer.例文帳に追加

列デコーダによりメモリセルの選択が行われて選択されたメモリセルに対応するデータが出力される度に、選択されたメモリセルに対応するデータが出力バッファから出力される前に、出力バッファの出力レベルをプリセットする。 - 特許庁

A memory cell is constituted of a memory cell transistor and a ferroelectric capacitor, the first electrode of the ferroelectric capacitor is connected to a bit line through the memory cell transistor, and the second electrode of the ferroelectric capacitor is connected to a plate line.例文帳に追加

メモリセルは、メモリセルトランジスタと強誘電体キャパシタで構成され、強誘電体キャパシタの第１の電極は、メモリセルトランジスタを介して、ビット線に接続され、前記強誘電体キャパシタの第２の電極はプレート線に接続されている。 - 特許庁

A data input circuit 4 writes the data into the nonvolatile memory cell of the memory cell array 1 to be selected by an address decoder 2, and at this time, the input data D0-D7 from the writing data control circuit 3 or the aforementioned fixed data are written into the nonvolatile memory cell.例文帳に追加

データ入力回路４は、アドレスデコーダ２で選択されるメモリセルアレイ１の不揮発性メモリセルにデータを書き込むが、その際に書き込みデータ制御回路３からの入力データＤ０〜Ｄ７または上記の固定データを書き込む。 - 特許庁

A memory cell power control circuit 3 controls the power source (memory cell power VDDM1) of the memory cell 1 of a column selected when writing data to a voltage value lower than a VDD level decided by the voltage dividing ratio of P type MOS transistors QP6 and QP7.例文帳に追加

メモリセル電源制御回路３は、データの書き込み時に選択されるカラムのメモリセル１の電源（メモリセル電源ＶＤＤＭ１）を、Ｐ型ＭＯＳトランジスタＱＰ６とＱＰ７の分圧比で決定される、ＶＤＤレベルより低い電圧値に制御する。 - 特許庁

The nonvolatile semiconductor memory includes a memory cell array of a number of nonvolatile memory cells, a program voltage generator switching a current supply amount based on the number of memory cells to be programmed simultaneously out of those memory cells, and a selector circuit to pick up the memory cell to be programmed out of a number of memory cells and to supply the current of the program voltage generator outputs.例文帳に追加

複数の不揮発性メモリセルが配列されたメモリセルアレイと、複数のメモリセルのうち、同時にプログラムするメモリセルの数に基づいて電流供給量を切り換えるプログラム電圧発生部と、プログラム電圧発生部が出力する電流を複数のメモリセルのうち、プログラムするメモリセルを選択して電流を流す選択回路と、を備える。 - 特許庁

In an associative memory device provided with a memory section divided into a plurality of banks, respective banks are divided into a plurality of planes, when a defective memory cell exists, a plane of a bank in which a defective memory cell exists and arbitrary planes of all other banks are made a non-selection state, and memory capacity of the memory section is reduced.例文帳に追加

複数のバンクに分割されたメモリ部を備える連想メモリ装置において、それぞれのバンクを複数のプレーンに分割し、故障したメモリセルがある場合に、この故障したメモリセルがあるバンクのプレーンと、他の全てのバンクの任意のプレーンを非選択状態とし、前記メモリ部のメモリ容量を削減する。 - 特許庁

The spare memory part 19 is provided with a spare cell array 17 provided as a spare of the memory cell array 7 having a plurality of nonvolatile spare cells 39, a nonvolatile second reference cell 13 being reference, and a second sense amplifier 15 reading out data of the spare cell 39 based on an output of the spare cell 39 and an output of the second reference cell 13.例文帳に追加

予備記憶部１９は、メインセルアレイ７の予備として設けられ複数の不揮発性スペアセル３９を有するスペアセルアレイ１７と、基準となる不揮発性第２リファレンスセル１３と、スペアセル３９の出力と第２リファレンスセル１３の出力とに基づいてスペアセル３９のデータを読み出す第２センスアンプ１５とを備える。 - 特許庁

Using an assignment changeover circuit, the semiconductor memory stores the first data in the first real memory cell group and stores the second data in the second real memory cell group in a first error correction mode, and stores real data that has different assignment from the first data in the first real memory cell group and stores real data that has different assignment from the second data in the second real memory cell group in a second error correction mode.例文帳に追加

半導体メモリは、割り当て切り替え回路を用いて、第１エラー訂正モード中に、第１データを第１リアルメモリセル群に記憶し、第２データを第２リアルメモリセル群に記憶し、第２エラー訂正モード中に、第１データと割り当てが異なるリアルデータを第１リアルメモリセル群に記憶し、第２データと割り当てが異なるリアルデータを第２リアルメモリセル群に記憶する。 - 特許庁

In this semiconductor memory device having a memory cell for storing data by accumulating electric charges such as electrons and the like in a floating gate FG or by not accumulating, data desired to restore is stored by making the memory cell a first memory cell Q2 having a first charges exchange capability and a second memory cell Q3 having a second charges exchange capability.例文帳に追加

本発明は、フローティングゲートＦＧに電子などの電荷を蓄積するまたはしないことによりデータを記憶するメモリセルを有する半導体記憶装置において、そのメモリセルを第１の電荷交換能力を持つ第１のメモリセルＱ２と第２の電荷交換能力を持つ第２のメモリセルＱ３にすることで、復活させたいデータを記憶させることを特徴とする。 - 特許庁

A flash memory precharges each bit-line GBL corresponding to a memory cell MC of a writing target, discharges each bit-line GBL corresponding to a memory cell MC of a writing non-target, verifies the bit-line GBL to detect a memory cell MC of a low threshold voltage (S7) and additionally performs writing to the detected memory cell MC (S8, S9).例文帳に追加

このフラッシュメモリでは、初期書込の終了後に（Ｓ１〜Ｓ６）、書込対象のメモリセルＭＣに対応する各ビット線ＧＢＬをプリチャージするとともに書込非対象のメモリセルＭＣに対応する各ビット線ＧＢＬをディスチャージしてベリファイを行なって低しきい値電圧のメモリセルＭＣを検出し（Ｓ７）、検出したメモリセルＭＣに追加書込を行なう（Ｓ８，Ｓ９）。 - 特許庁

To provide a method of shaping a phase-change layer in a phase change memory cell.例文帳に追加

本発明は、相変化メモリセルにおける相変化層の成形方法を提供する。 - 特許庁

To suppress variance for each memory cell and to suppress a read-out disturbance as to the memory cell using a spin injection magnetization reversal, by materializing a low current rewriting operation at high speed operation.例文帳に追加

スピン注入磁化反転を用いたメモリにおいて、高速動作時の低電流書き換え動作を実現し、メモリセル毎のばらつきを抑え、読み出しディスターブを抑える。 - 特許庁

To realize a duplicated processor device which can detect the stack failure of a memory cell in a shorter period of time after the stack failure occurs even if the memory cell does not usually vary.例文帳に追加

通常時変動しないメモリセルであっても、メモリセルのスタック故障を故障発生からより短時間に検出することができる二重化プロセッサ装置を実現する。 - 特許庁

To prevent deterioration of a data holding property of a nonvolatile memory cell having a trap layer.例文帳に追加

トラップ層を有する不揮発性メモリセルのデータ保持特性の劣化を抑制する。 - 特許庁

Thus, the size of the memory cell can be made small in the direction of the word line.例文帳に追加

これにより、ワード線方向において、メモリセルのサイズを小さくすることができる。 - 特許庁

To provide a non-volatile semiconductor storage that improves the performance and reliability of a memory cell and at the same time can reduce the size of the memory cell, and to provide a method for manufacturing the non-volatile semiconductor storage.例文帳に追加

メモリセルの性能や信頼性を向上しながらメモリセルの縮小化を行なえる不揮発性半導体記憶装置およびその製造方法を提供する。 - 特許庁

The number of division of the memory cell arrays Way0 and Way1 is same in a row direction, but in a column direction, that of the memory cell array Way0 is more than the other.例文帳に追加

メモリセルアレイＷａｙ０及びＷａｙ１の分割数は、ロウ方向において同一であるが、カラム方向においてメモリセルアレイＷａｙ０の方が多い。 - 特許庁

Write-in data is stored in a memory cell array 1, while test data required for correcting an error is generated for the write-in data and stored in a test data memory cell array 2.例文帳に追加

書き込みデータをメモリセルアレイ１に記憶すると共に、上記書き込みデータに対してエラー訂正に必要な検査データを生成して検査データメモリセルアレイ２に記憶する。 - 特許庁

With such structure, structure of the redundant file memory may be set equal in the ordinary memory cell and redundant cell and thereby the redundant circuit structure can be simplified.例文帳に追加

かかる構成にすることで、冗長ファイルメモリの構成を通常メモリセルと冗長セルと同じにすることができ、冗長回路構成を簡単にすることができる。 - 特許庁

Therefore, it can be guaranteed that a word line potential at a point being more closer to the remote end side than the point (x) exceeds threshold voltage Vt of a memory cell, and correct read-out of a memory cell can be performed.例文帳に追加

このため、×点よりも遠端側のワード電位がメモリセルの閾値電圧Ｖｔ以上となることを保証でき、メモリセルの正しい読み出しが可能となる。 - 特許庁

To obtain a nonvolatile semiconductor memory in which the occupied area by a nonvolatile semiconductor memory cell is reduced extremely, characteristics of the cell are prevented from lowering due to punch through, or the like, and high speed operation is realized.例文帳に追加

不揮発性半導体記憶素子の専有面積が極めて小さく、パンチスルー等による素子特性低下を防止しやすく、高速動作を可能とする。 - 特許庁

To suppress increase in a memory cell area, which is caused by a restriction in gate wiring by a leakage current and a restriction of design rules, in a memory cell including a CMOS inverter.例文帳に追加

ＣＭＯＳインバータを含むメモリセルにおいて、リーク電流によるゲート配線の制約やデザインルールの制約を起因とするメモリセルの面積の増大を抑える。 - 特許庁

Thereby, a memory cell having less operation margin can be automatically detected.例文帳に追加

これにより、動作マージンの小さいメモリセルを自動的に検出することが可能となる。 - 特許庁

To provide a semiconductor memory device which reduces the impact of proximity inter-cell interference.例文帳に追加

近接セル間干渉の影響を低減した半導体記憶装置を提供する。 - 特許庁

METHOD OF MANUFACTURING CELL STRING AND METHOD OF MANUFACTURING NONVOLATILE MEMORY DEVICE INCLUDING THE SAME例文帳に追加

セルストリングの製造方法及びこれを含む不揮発性メモリ装置の製造方法 - 特許庁

This region 4 is turned into a gettering layer, and a leakage current in the memory cell is reduced.例文帳に追加

このn型領域４がゲッタリング層となり、メモリセルのリーク電流を低減する。 - 特許庁

In a memory cell, data for a second page are written after data for a first page are written.例文帳に追加

メモリセルは、第１ページのデータを書き込んだ後、第２ページのデータが書き込まれる。 - 特許庁

Access for s memory cell section being not operated normally is prohibited in accordance with the result.例文帳に追加

その結果に応じて正常に動作しないメモリセル部へのアクセスが禁止される。 - 特許庁

To provide a detection device for a defective cell of a semiconductor memory and its method.例文帳に追加

半導体メモリ装置の欠陥セル検出装置及びその方法を提供する。 - 特許庁

With this structure, the occupied area of the memory cell can be reduced.例文帳に追加

この構造とすることにより、メモリセルの占有面積を小さくすることができた。 - 特許庁

To solve such a problem that increment of a rewriting time and deterioration of reliability are caused by occurrence of variation of rewriting speed in accordance with a position of a memory cell in a nonvolatile memory cell array.例文帳に追加

不揮発性メモリセルアレイ内のメモリセル位置に応じて書き換え速度のばらつきが発生することで、書き換え時間の増大や、信頼性の悪化が起こる。 - 特許庁

To provide a fine tunnel window having high controllability in a non-volatile memory cell.例文帳に追加

不揮発性メモリセルにおいて、制御性の良い、微細なトンネルウィンドウを提供する。 - 特許庁

A bit line of a memory cell array 1 is provided with a page buffer 2 for holding data of one page to be written in a non-volatile memory cell selected by a page address signal.例文帳に追加

メモリセルアレイ１のビット線には、ページアドレス信号により選択される不揮発性メモリセルに書き込むべき１ページ分のデータを保持するためのページバッファ２が設けられる。 - 特許庁

For example, a plate line PL1 is provided at one of sides of a memory cell block MCB.例文帳に追加

たとえば、メモリセルブロックＭＣＢの片側には、プレート線ＰＬ１が設けられている。 - 特許庁

To provide a semiconductor storage device capable of improving the coupling ratio of a memory cell.例文帳に追加

メモリセルにおけるカップリング比を向上させた半導体記憶装置を提供する。 - 特許庁

To write data to a plurality of memory cells in a plurality of cell array blocks simultaneously.例文帳に追加

複数のセルアレイブロック内の複数のメモリセルに同時にデータの書込みを行う。 - 特許庁

The memory cell storage node detection circuit 6 generates a write completion signal WRST on the basis of the state changes of storage nodes S1, S2 included in the dummy memory cell 1a.例文帳に追加

メモリセル記憶ノード検知回路６は、ダミーメモリセル１ａに含まれる記憶ノードＳ１、Ｓ２の状態変化に基づき、書き込み完了信号ＷＲＳＴを生成する。 - 特許庁