「Parity Bit」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

If there is a CAM or RAM bit error, an error will be detected since the two sets of parity bits will not match.例文帳に追加

ＣＡＭまたはＲＡＭにビットエラーが発生する場合、これら２つのパリティビットセットは整合しないため、エラーが検出されることになる。 - 特許庁

For the mode, we will set no parity with -parenb, 8-bit characters with cs8, no modem control with clocal and hardware flow control with crtscts:9.3.1.5.6 Installing the Text Filter 例文帳に追加

モードとして、-parenbでパリティ無し、 cs8 で 8 ビットキャラクタ、 clocal でモデム制御無し、 そして crtsctsでハードウェアフロー制御を設定します。 9.3.1.4.6.テキストフィルタのインストール - FreeBSD

An LDPC encoder/decoder comprises bit processing units 10-1 to 10-M (M=rm), parity processing units 20-1 to 20-m, and a controller 40.例文帳に追加

ＬＤＰＣ符号復号器は、ビット処理ユニット１０-1乃至１０-M（M=rm）と、パリティ処理ユニット２０-1乃至２０-mと、コントローラ４０とを含む。 - 特許庁

A low-density parity check (LDPC) decoder is coupled to the BCJR equalizer to receive channel bit reliabilities therefrom.例文帳に追加

低密度パリティチェック（ＬＤＰＣ）復号器は、ＢＣＪＲ等化器に接続されて、ＢＣＪＲ等化器からチャネルビット信頼度を受信する。 - 特許庁

With this, pattern data to which parities are added by every bit is transmitted from the transmitter 100 and parity check is performed to the pattern data on the side of the receiver 200.例文帳に追加

これと共に、送信装置100からビット毎にパリティを付加したパターンデータを送信し、これを受信装置200側でパリティチェックする。 - 特許庁

An input output interface 4 receives an external clock signal SCLK and communicates communication data SIN comprising a prescribed number of frames in a prescribed bit number including the parity bit P synchronously with the clock signal by each bit with other electronic circuit.例文帳に追加

入出力インターフェース４は、外部からのクロック信号ＳＣＬＫを受け、これに同期してパリティビットＰを含む所定ビット数の所定数のフレームからなる通信データＳＩＮを、他の電子回路との間でビットごとに通信する。 - 特許庁

The transmitter 1 consists of N slots comprised of control information, data, an external code parity, a stuff bit and an internal code parity, generates a multiplex frame to which synchronization, a pilot and a transmission control signal and parity are added and transmits data about each slot by a transmission system specified by a transmission control signal.例文帳に追加

送信装置１は、制御情報、データ、外符号パリティ、スタッフビット、内符号パリティからなるＮ本のスロットから成り、同期、パイロット並びに伝送制御信号およびパリティが付加された多重フレームを生成し、各スロットのデータを、伝送制御信号により指定された伝送方式で伝送する。 - 特許庁

External input data are written to the dual-port RAM 51 from a port A, read out from a port B, and input to a register 56 for data input, a data analyzer 57 analyzes the data, and a parity processing unit 58 generates a parity bit.例文帳に追加

外部入力データをデュアルポートＲＡＭ５１にポートＡから書込み、ポートＢから読出してデータ取込み用レジスタ５６に取込み、データ分析部５７で分析してパリティ処理部５８でパリティビットを生成する。 - 特許庁

A specific rule conversion pattern processing control part 55 detects whether a channel bit corresponding to a DSV control bit is included in the parity preservation violation individual conversion code pattern or not, and controls conversion processing to the second code pattern from the parity preservation violation individual conversion code pattern so as to surely perform DSV control.例文帳に追加

特定規則変換パターン処理制御部55は、偶奇性保存違反個別変換符号パターン内に、DSV制御ビットに対応するチャネルビットが含まれているかを検出し、確実にDSV制御ができるように、偶奇性保存違反個別変換符号パターンから、第２の符号パターンへの変換処理を制御する。 - 特許庁

A storing area, that is an internal memory, for storing the parity bit in inside of the large-scale integrated circuit is secured and in the case of writing data in the specific address of the external memory, the parity bit is generated from the data and is written at the same address as the address of the external memory in the internal memory.例文帳に追加

大規模集積回路の内部にパリティ・ビットを格納する記憶領域即ち内部メモリを確保し、外部メモリの特定のアドレスにデータを書き込む時に、該データからパリティ・ビットを生成し、該パリティ・ビットを、該内部メモリの、該外部メモリの当該アドレスと同一のアドレスに書き込むように構成する。 - 特許庁

A conventional type ECC circuit 4 which is generally used is applied to the bit string of "16+parity 5 bits", and an error correction/decoder 14 in which the number of passing stages is reduced is applied to the bit string of "4+parity 3 bits"×3 by sharing error correction and decoding as post-correction processing.例文帳に追加

「１６＋パリティ５ビット」のビット列には、一般に用いられている従来型ＥＣＣ回路４を適用し、「４＋パリティ３ビット」×３のビット列には、誤り訂正と訂正後の処理であるデコードとを共用化し経由段数を減らした誤り訂正・デコーダ１４を適用する。 - 特許庁

For each figure of binary bits addresses, parity codes of data corresponding to all binary bit addresses of which the figure is '0' and parity codes of data corresponding to all binary bit addresses of which the figure is '1' are generated respectively for write-in data and read-out data.例文帳に追加

２進ビットアドレスの各桁について、その桁が"０"である全ての２進ビットアドレスに対応するデータのパリティ符号と、その桁が"１"である全ての２進ビットアドレスに対応するデータのパリティ符号とからなる第１パリティ符号が、書き込みデータと読み出しデータとについてそれぞれ生成される。 - 特許庁

Here, in the case where a bit number in which the positive polarity data and negative polarity data are the same is present, this bit number of the positive polarity data is specified as erroneous data if the positive polarity side parity check results to be abnormal, and this bit number of negative polarity data can be specified as erroneous data conversely when the negate polarity side parity check results to be abnormal.例文帳に追加

ここで、正極データと負極データが同一データとなっているビット番号が存在した場合、正極側のパリティーチェック結果が異常であれば正極データの当該ビット番号を誤データとして特定でき、逆に負極側のパリティーチェック結果が異常であれば負極データの当該ビット番号を誤データとして特定できる。 - 特許庁

The deformation matrix H_G satisfies a submatrix D corresponding to the information bit sequence being a zero matrix, and a submatrix B corresponding to a part of the parity bit sequence is a unit matrix.例文帳に追加

変形行列Ｈ_Ｇにおいて、情報ビット系列に対応するサブ行列Ｄはゼロ行列であることを満たし、パリティビット系列の一部に対応するサブ行列Ｂは単位行列であることを満たす。 - 特許庁

The digital information sequence is processed by transformation into the form according to the request from the recording and reproducing system, a dummy bit is added thereto and further the parity bit sequence for error correction is added.例文帳に追加

デジタル情報系列に対して、記録再生系の要求に応じた形態に変換するための変調処理を施し、ダミービットを付加し、さらに、誤り訂正用のパリティビット系列を付加する。 - 特許庁

An IFFT section 104 respectively assigns a systematic bit sequence and the parity bit sequence to segments according to an instruction of a segment assigning section 112 and applies IFFT processing to the segments to generate a multicarrier signal.例文帳に追加

ＩＦＦＴ部１０４は、セグメント割当部１１２の指示に従って、システマチックビット系列およびパリティビット系列をそれぞれセグメントに割り当て、ＩＦＦＴ処理を施してマルチキャリア信号を生成する。 - 特許庁

A disk drive connected to a host is used to generate parity bits from a bit string obtained from one group of position error signal samples obtained from the read/write head of the disk drive, and the parity bits are connected to generate random numbers.例文帳に追加

ホストに接続されているディスクドライブを利用して、ディスクドライブのリードライトヘッドから得られる位置誤差信号サンプルの１つのグループから得られるビット列からパリティビットを生成し、そのパリティビットを連結することで乱数を生成する。 - 特許庁

The lifted parity check matrix H may be used to encode a packet of up to L k_B information bits to obtain a code bit of L n_B code bits.例文帳に追加

そのリフトされたパリティチェック行列Ｈは、Ｌ・ｎ_Ｂ個のコードビットを得るために、Ｌ・ｋ_Ｂ個までの情報ビットのパケットを符号化するために用いられても良い。 - 特許庁

Then, the common address extracting apparatus 10 performs a log addition processing of second round sieve processing to each byte maintaining the state of holding the value of the parity bit.例文帳に追加

続いて、共通アドレス抽出装置１０は、パリティビットの値を保持した状態のまま、各バイトに対して篩処理二回目のログ加算処理を実施する。 - 特許庁

The check bit is used to make sure that every valid character in a computer that uses even parity will always have an even number of 1 bits 例文帳に追加

検査ビットを使う目的は,(たとえば)偶数パリティ方式のコンピュータの内部で,正当な文字には一つのビットが常に偶数個あることを確認することである - コンピューター用語辞典

To improve performance of error correction by preventing a transmission error of information bits when information bits and a parity bit are subjected to multi-level modulation and transmitted.例文帳に追加

情報ビット及びパリティビットが多値変調されて伝送される際に、情報ビットの伝送誤りを防止し、誤り訂正の性能を向上させる。 - 特許庁

Input data from an input terminal 1 are stored in a data storage part 4a of a storage circuit 4, and input parity corresponding to the input data is generated by a parity generating circuit 7, delayed by ≥1 bit through a write address delay circuit 8, and stored in a parity storage part 4b of the storage part 4a.例文帳に追加

記憶回路４のデータ記憶部４ａに入力端子１からの入力データを記憶すると共に、この入力データに対応する入力パリティをパリティ生成回路７で生成し、書き込みアドレス遅延回路８で１ビット以上遅延させて記憶回路４のパリティ記憶部４ｂに記憶させる。 - 特許庁

A data transmitting apparatus includes a low-density parity check encoder for coding an input data by the low-density parity check code and a bit puncturer for puncturing holes, in the order of columns in which least performance degradation caused by puncturing in the low-density parity check code, according to a coding rate of an output data appears.例文帳に追加

本発明に係るデータ伝送装置は入力データを低密度パリティ検査符号により符号化する低密度パリティ検査符号化器、及び出力データのコード率に基づき低密度パリティ検査符号のうち穿孔による性能劣化が最も少なく現れる列の順番通り穿孔を行なうビット穿孔器を含む。 - 特許庁

The encoding device includes a first ECC coder (235) adding parity of an error correction code by interleaving a data column to a plurality of blocks for each m(m≥2) bits, a parity coder (234) adding a parity bit for each plurality of bits, and a second ECC coder (220) performing second error correction encoding of linear encoding using repetition decoding.例文帳に追加

データ列を、ｍ（ｍ≧２）ビット毎に、複数ブロックにインターリーブし、誤り訂正符号のパリティを付加する第１のＥＣＣ符号器（２３５）と、複数のビット数毎に、パリティビットを付加するパリティ符号器（２３４）と、反復復号を使用する線形符号化の第２の誤り訂正符号化を行う第２のＥＣＣ符号器（２２０）とを設ける。 - 特許庁

METHOD AND DEVICE FOR GENERATING PARITY INSPECTION MATRIX, METHOD FOR CORRECTING CODED BIT STRING BY USING ERROR DETECTION CODE, COMPUTER PROGRAM, DEVICE FOR DETECTING ERROR STIPULATED BEFOREHAND AND DEVICE FOR CODING BIT STRING例文帳に追加

パリティ検査行列を発生する方法および装置、エラー検出コードを用いてコード化ビット列を訂正する方法、コンピュータプログラム、予め規定されたエラーを検出するための装置、ならびにビット列をコード化するための装置 - 特許庁

A subcarrier to map parity bits among a systematic bit (S) and parity bits (P_1, P_2) created by encoding transmitted bits (encoding rate R=1/3) is defined as a transmission cancel candidate, and a subcarrier not to be transmitted is selected out of the candidates.例文帳に追加

送信ビットを符号化（符号化率Ｒ＝１／３）することによって作成されるシステマチックビット（Ｓ）とパリティビット（Ｐ_１、Ｐ_２）のうち、パリティビットがマッピングされるサブキャリアを送信キャンセル候補とし、それらの候補の中から送信を行わないサブキャリアを選択する。 - 特許庁

In the allocation circuit 1c, a write circuit part 10 is formed for each bit line to output parity bits D9-D12 in write data WD to a bit line in which a defective memory cell is not formed but a normal memory cell is formed, based on bit line selection information SL which shows whether it is a bit line in which the defective memory cell is formed in the memory cell on the bit line.例文帳に追加

割付回路１ｃには、各ビット線について、ビット線上のメモリセルに不良メモリセルが形成されたビット線か否かを示すビット線選択情報ＳＬに基づいて、ライトデータＷＤ中のパリティビットＤ９〜Ｄ１２を、不良メモリセルが形成されていない正常なメモリセルが形成されているビット線に出力する書込回路部１０を設けた。 - 特許庁

An N-ary coding/N state LDPC coding part 112 generates an N-ary parity check bit according to an arithmetic operation for which N is a modulus for the information made into the N-ary symbol.例文帳に追加

Ｎ値化／Ｎ状態LDPC符号化部１１２は、上記Ｎ値シンボル化された情報を、Ｎを法とする演算にしたがって、上記Ｎ値パリティ検査ビットを生成する。 - 特許庁

A semiconductor memory comprises a plurality of memory blocks having a plurality of memory areas which hold, for each bit, a plurality of bits of write data and the parity data of the write data.例文帳に追加

半導体メモリは、複数ビットの書き込みデータおよび書き込みデータのパリティデータをビット毎に保持する複数のメモリ領域を有する複数のメモリブロックを有している。 - 特許庁

A channel bit string conversion part 56 selects which of conversion processing to the second code pattern or processing to the first code pattern from the parity preservation violation individual conversion code pattern is performed.例文帳に追加

チャネルビット列変換部56は、偶奇性保存違反個別変換符号パターンから第２の符号パターンへの変換処理を行うか、または第１の符号パターンかを選択する。 - 特許庁

Data from GPS satellites received by a GPS receiver 2 has a hierarchical structure of a main frame, a sub-frame, and words, and a parity bit for checks is incorporated in each word.例文帳に追加

ＧＰＳ受信機２で受信したＧＰＳ衛星からのデータは、メインフレーム、サブフレーム、ワードという階層構造となっており、各ワードにチェック用のパリティビットが組込まれている。 - 特許庁

When parity update of first m columns of the check matrix by the units 20-1 to 20-m ends, the units 10-1 to 10-M start next bit update.例文帳に追加

ユニット１０-1乃至１０-Mは、ユニット２０-1乃至２０-mによって上記検査行列の最初のｍ列のパリティ更新が終了した場合に、次のビット更新を開始する。 - 特許庁

A switch 128 supplies one of a parity bit added in the encoding process by the Reed-Solomon encoder 125 and a pilot symbol, to a mapping part 130.例文帳に追加

スイッチ１２８は、リードソロモン符号化器１２５による符号化の処理において付加されたパリティビット、またはパイロットシンボルのいずれか一方を、マッピング部１３０に供給する。 - 特許庁

During reading, parity check is carried out for the positive polarity side and the negative polarity side and also the positive polarity data and negative polarity data are compared for each bit number.例文帳に追加

読み出し時には、正極側および負極側のそれぞれに対してパリティーチェックを行うと共に、正極データと負極データを各ビット番号毎に比較する。 - 特許庁

After that, the common address extracting apparatus 10 extracts the address of the byte whose value of corresponding parity bit is 1 as the common portion of the memory address satisfying the condition.例文帳に追加

その後、共通アドレス抽出装置１０は、対応するパリティビットの値が１であるバイトのアドレスを、条件を満足するメモリアドレスの共通部分として、抽出する。 - 特許庁

A timing control circuit controls the timing for reading out the data from the memory, the timing for outputting a packet from the packet processing circuit, and the timing for outputting a packet affixed with a parity bit from the parity processing circuit depending on the transmission rate of the transmission line.例文帳に追加

この時、タイミング制御回路により、伝送路の伝送レートに応じて、メモリからデータを読み出すタイミング、パケット処理回路からパケットを出力するタイミング、および、パリティ処理回路からパリティビットが付加されたパケットを出力するタイミングが制御される。 - 特許庁

To provide a fault detection system for an external memory capable of storing a parity bit without increasing the number of the external memory and capable of storing a parity bit without regard to a storing form in the external memory as for the fault detection system for the external memory provided in outside of a large-scale integrated circuit, etc., for storing data, etc.例文帳に追加

大規模集積回路などの外部に設けられてデータなどを格納する外部メモリの故障検出方式に関し、該外部メモリの数を増加させることなくパリティ・ビットを格納し、しかも、該外部メモリにおける記憶形式にかかわりなくパリティ・ビットを格納することができる外部メモリの故障検出方式を提供する。 - 特許庁

This memory device having a detection function of the initialization leakage of a memory has a memory initialization state management circuit performing control to reset an overhead bit 215 by power ON (a power source ON) and to invert the overhead bit 215 of an initialized word only once in the memory 109 having the additional bit (including a parity bit) disposed to each the word of the memory device.例文帳に追加

メモリ装置の各ワードに配設される付加ビット（パリティビットを含む）を備えるメモリ１０９において、パワーオン（電源オン）により付加ビット２１５をリセットし、初期化を行ったワードの付加ビット２１５を１回限り反転させる制御を行うメモリ初期化状態管理回路を備え、メモリの初期化漏れの検出機能を備えたメモリ装置が提供される。 - 特許庁

The line quality determining circuit 81 of a receiving circuit 12 issues BER alarm when a parity error occurs on a received digital signal after correction, and issues the BER (bit-error rate) before correction which is calculated from syndrome error pulse S4 exceeds a threshold value.例文帳に追加

受信回路１２の回線品質判定回路８１は誤り訂正後の受信デジタル信号にパリティエラーが発生し、かつシンドロームエラーパルスＳ４より計算された誤り訂正前のＢＥＲ(bit error rate)が閾値を超えた場合にＢＥＲアラームを発動する。 - 特許庁

In the transmission of an audio signal through the use of the AC of the ground digital broadcast, the configuration of an AC packet is designated by a bit placed in the vicinity of the head of a frame, and a parity bit for error correction in the unit of frames is not transmitted.例文帳に追加

地上デジタル放送のＡＣを使って音声信号を伝送するに際して、フレームの先頭近傍に配置されたビットによりＡＣパケットの構成を指定し、また、フレーム単位の誤り訂正のためのパリティビットを伝送しないようにした。 - 特許庁

In the data transmission equipment data to be transmitted is read out from a memory, converted by a packet processing circuit into a packet having a format conforming to a communication protocol, and affixed with a parity bit by a parity processing circuit before being transmitted through a transmission line.例文帳に追加

本発明のデータ伝送装置では、送信すべきデータが格納されたメモリからデータが読み出され、パケット処理回路により、読み出されたデータが通信プロトコルに従う形式のパケットに変換され、パリティ処理回路により、生成されたパケットにパリティビットが付加され、伝送路を介してデータが送信される。 - 特許庁

A second row system decoder activates a row same as a row specified one cycle before and the write driver WDR of the parity part outputs the parity to the bit line pair WBLP for writing when any column is instructed to perform writing at one cycle before.例文帳に追加

第２ロウ系デコーダ１９は、１サイクル前で指定された行と同一行のワード線ＰＷＬを活性化させ、パリティ部の書込みドライバＷＤＲは、１サイクル前にいずれかの列が書込みを指示されたときに、パリティを書込み用ビット線対ＷＢＬＰに出力する。 - 特許庁

To provide an error detection and correction method capable of detecting and correcting error on two-dimensional codes used for a hologram memory recording and reproducing apparatus by means of a parity bit.例文帳に追加

ホログラムメモリ記録再生装置で用いられる２次元符号に対してパリティビットによる誤りの検出及び訂正を行うことのできる誤り検出及び訂正方法を提供する。 - 特許庁

To provide a data recording device, in which data can be recorded so that both a run length limit and a parity bit can be effectively utilized for reproducing data.例文帳に追加

本発明の課題は、データの再生時において走長制限とパリティビットを共に有効に利用できるようにデータ記録を行えるようにしたデータ記録装置を提供することである。 - 特許庁

A microprocessor 14 judges whether communication succeeds or not according to a parity bit and BCC included in the communication data, and allows a display 12 to perform display for recognizing the success or failure of the communication.例文帳に追加

マイクロプロセッサ１４は、この通信データに含まれるパリティビットおよびＢＣＣから通信の成否を判定し、通信の成否を認識させる表示を表示器１２に行わせる。 - 特許庁