「Parity Bit」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

An encoder 1 punctures an irregular LDPC codeword having the parity check matrix configured in order from the small column weight, and a parity check bit included in the LDPC codeword together in order of a bit number sequence.例文帳に追加

符号化器１は、列重みが小さい順に構成されたパリティ検査行列を有するイレギュラーＬＤＰＣ符号語と、そのＬＤＰＣ符号語に含まれるパリティ検査ビットを、ビット番号順に一括してパンクチャする。 - 特許庁

A BIP part 21 of a BIP 2 performs a bit interleave parity of an error in an 8 KHz section with respect to the error bit string from the 8B/10B error detecting part 1, rounds the error bit string and outputs the error bit string as an error signal.例文帳に追加

ＢＩＰ２のＢＩＰ部２１は８Ｂ／１０Ｂエラー検出部１からのエラービット列に対して８ＫＨｚ区間のエラーのビットインタリーブパリティを行って丸め込んでエラー信号として出力する。 - 特許庁

TECHNIQUE FOR REDUCING PARITY BIT-WIDTH FOR CHECK BIT AND SYNDROME GENERATION OF DATA BLOCK THROUGH USE DUE TO ADDITIONAL CHECK BIT TO INCREASE NUMBER OF MINIMUM WEIGHTED CODE IN HAMMING CODE H-MATRIX例文帳に追加

ハミングコードＨ行列における最小重み付けコード数を増やすべくチェック・ビットのパリティビット幅および追加チェック・ビットの使用によるデータブロックの症候群発生を減らす技術 - 特許庁

A CRC error detection unit 7 generates a CRC code by using the parity bit output by the corresponding parity arithmetic unit 6 and performs error detection using the CRC code.例文帳に追加

ＣＲＣエラー検出部７は、対応するパリティ演算部６が出力するパリティビットを用いてＣＲＣコードを生成し、ＣＲＣコードを用いたエラー検出を実行する。 - 特許庁

A parity check 15 checks the communication contents by means of a parity bit P synchronously with an output of a communication end state monitored synchronously with the clock signal SCLK.例文帳に追加

パリティチェック１５は、クロック信号ＳＣＬＫに同期してモニタされた通信完了状態の出力に同期してパリティビットＰによる通信内容のチェックを行う。 - 特許庁

A bit position of a parity memory 10 is specified by using unused bits of a physical address generated as the address depth of the parity memory 10 becomes a half of a real data storage memory.例文帳に追加

パリティメモリ１０のアドレス深度が実データ格納メモリの半分となることにより生じる物理アドレスの未使用ビットを用いてパリティメモリ１０のビット位置を指定する。 - 特許庁

To provide a bi-phase data error detecting circuit whose circuit configuration can be made simple, and whose transmitting efficiency can be improved without adding any bit such as a parity bit.例文帳に追加

パリティー等のビットを付加することなく簡単な回路構成で且つ伝送効率を改善するバイフェーズデータエラー検出回路を提供する。 - 特許庁

In a host 1 and a target 2, a data length, a parity bit and a stop bit length are made into the same value and baud rate setting data are transmitted from the host 1 to the target 2.例文帳に追加

ホスト１とターゲット２でデータ長、パリティビット、ストップビット長を同じ設定値とし、ボーレート設定用データをホスト１からターゲット２に送信する。 - 特許庁

Therefore, it becomes possible to perform error detection without dropping the transmission efficiency of the communication system, by replacing the least significant bit with a parity detection bit.例文帳に追加

よって、最下位ビットをパリティ検出ビットに置き換えることで、通信システムの伝送効率を低下させることなく誤り検出を行うことが可能となる。 - 特許庁

The decoder separates the sector data and the first RS parity for cyclic hamming coding, and aligns this parities and corrects the one-bit errors of the parity by Reed-Solomon decoding by the second RS parity, then corrects the one-bit error by cyclic hamming decryption, and further corrects the errors of 2 bits or more by Reed-Solomon decoding by the first RS parity.例文帳に追加

復号器は、セクタデータと第１ＲＳパリティをｎ分割して巡回ハミング符号化し、このパリティを整列して第２ＲＳパリティによるリードソロモン復号でパリティの１ビットエラーを訂正した後に巡回ハミング復号により１ビットエラーを訂正し、更に第１ＲＳパリティによるリードソロモン復号により２ビット以上のエラーを訂正する。 - 特許庁

A parity error generation instruction circuit 7 instructs, when an external pality error generation control signal S2 is "1" in system software verification, a parity bit generation circuit 8 to generate a parity bit PB of an error value obtained by inverting a normal value, when a CPU 1 accesses an address which should generate a parity error in a pseudo manner within a memory 5.例文帳に追加

パリティエラー発生指示回路７は、外部パリティエラー発生制御信号Ｓ２＝“１”とされ、システムソフトウエア検証時とされると、ＣＰＵ１からメモリ５内の擬似的にパリティエラーを発生すべきアドレスにアクセスが行われたときに、正常値を反転してなるエラー値のパリティビットＰＢを生成することをパリティビット生成回路８に指示する。 - 特許庁

When a receiving side receives this packet via a transmitter channel, the packet is checked using a parity bit checker.例文帳に追加

受信側が送信チャネルを介して該パケットを受信すると、パリティビットチェッカを用いてパケットの検査を行う。 - 特許庁

A depositor prepares m sub-bits u^i so that the parity value thereof coincides with the one-bit information Z.例文帳に追加

供託者は、ｍ個の副ビットｕ^iをそれらのパリティの値が１ビットの情報Ｚに一致するように用意する。 - 特許庁

On the other hand, in the memory area MA6 nearer than the memory area MA0, 13-bit data of the original 32-bit data inputted to the input/output circuit 19, and 6-bit parity data generated by a parity generation circuit 17 based on the original 32-bit data are stored.例文帳に追加

一方、メモリ領域ＭＡ０よりも近い方のメモリ領域ＭＡ６に対しては、入出力回路１９に入力された３２ビット分の元データのうちの１３ビット分のデータと、３２ビット分の元データをもとに、パリティ生成回路１７により生成された６ビット分のパリティデータとを格納させる構成となっている。 - 特許庁

The encoding system has: an encoder which has an error correction coder for generating a systematic code and transmits a parity bit to the decoder; and the decoder guaranteed to correctly receive the parity bit.例文帳に追加

本発明の符号化システムは、組織符号を生成する誤り訂正符号化器を有し、パリティビットを復号装置に送信する符号化装置と、そのパリティビットを、正しく受信できることが保証されている復号装置とを有する。 - 特許庁

A first and a second information appended portions 11 and 12 append a first and a second parity bits, to a bit string of identification information and a bit string of a predetermined main part of data contained in a bit string of transmission information.例文帳に追加

伝送情報のビット列に含まれる識別情報のビット列と所定のデータ本体のビット列に、第１および第２情報付加部１１，１２によって第１および第２のパリティビットを付加する。 - 特許庁

A bit buffer is designed to store the result of the hard decision, and the parity check unit is designed to determine whether iterative decoding is to be terminated or not after the parity check relating to the result of the hard decision.例文帳に追加

ビットバッファは、硬判定の結果を記憶し、パリティ検査部は、硬判定の結果に対するパリティ検査を遂行して反復復号を終了するか否かを決定する。 - 特許庁

A second level error checking can be applied by adding a parity bit 226 to each symbol 206.例文帳に追加

各シンボル206にパリティビット226を追加することにより（図7参照）第2のレベルの誤り検査を適用することが可能である。 - 特許庁

To prevent bit errors from being extinguished on the stage of retransformation into original one parity after division into plural parities.例文帳に追加

複数個のパリティに分割後、再度もとの１個のパリティに変換する段階でビットエラーが消滅しないようにする。 - 特許庁

To solve the problem wherein a large increase in hardware is necessary, to save a memory cell from an error by providing parity bit.例文帳に追加

パリティビットを設けてメモリセルのエラーを救済するためには、相当量のハードウエア増加を覚悟しなければならない。 - 特許庁

A received signal is a signal of which information 115a, 115b and 115c, and a parity bit sequence, based on these, are multiplexed.例文帳に追加

受信信号は、情報１１５ａ、１１５ｂ、１１５ｃと、これらに基づくパリティビット列が多重化された信号である。 - 特許庁

A high-speed interface circuit 10 converts received serial data 100 into parallel data 102 and generates a parity bit 104 of the parallel data 102.例文帳に追加

高速インタフェース回路10では、受信シリアルデータ100 をパラレルデータ102 に変換し、そのパラレルデータ102 のパリティビット104 を生成する。 - 特許庁

In the method of transmitting data, a transmitter is provided with a parity generator which generates horizontal parity for a plurality of bit data respectively inputted to the plurality of parallel-to-serial conversions and vertical parity for a plurality of serial data outputted from the parallel-to- serial conversions with respect to a plurality of bit data to be transmitted.例文帳に追加

送信したい複数ビットデータについて、送信器にパリティ生成器を備え、複数のパラレル−シリアル変換器のそれぞれに入力される複数ビットデータに対して水平パリティを生成し、前記パラレル−シリアル変換器から出力される複数のシリアルデータに対して垂直パリティを生成する構成とする。 - 特許庁

The encoding part generates the redundant bit stream so that each of bits contained in the redundant bit stream can also be functioned as a parity bit for one of divided information bit streams being bit streams constituted of a plurality of continuous bits in the information bit streams resulting from dividing the information bit stream into two or more.例文帳に追加

符号化部は、冗長ビット列に含まれる少なくとも１つのビットのそれぞれが、情報ビット列を複数に分割したビット列であって情報ビット列における連続した複数のビットにより構成されるビット列である分割情報ビット列の１つに対するパリティビットとしても機能するように、冗長ビット列を生成する。 - 特許庁

The decoder is provided with: a storage part for respectively storing the received information bit or parity bit; an information bit prediction part for predicting the information bit; an input information bit generation part for generating an input information bit by combining the output of the information bit prediction part and the output of the information bit storage part; and an error correction decoding part for decoding the systematic code.例文帳に追加

復号装置は、受信した情報ビット又はパリティビットをそれぞれ格納する格納部と、情報ビットを予測する情報ビット予測部と、情報ビット予測部の出力と情報ビット格納部の出力とを組み合わせて入力情報ビットを生成する入力情報ビット生成部と、組織符号を復号する誤り訂正復号部とを備える。 - 特許庁

The memory cell of a parity part is connected to a word line WL and a bit line pair RBLP for reading and a word line PWL and a bit line pair WBLP for writing.例文帳に追加

パリティ部のメモリセルは、ワード線ＷＬと読出し用ビット線対ＲＢＬＰとに接続され、ワード線ＰＷＬと書込み用ビット線対ＷＢＬＰとに接続される。 - 特許庁

A coding section 102 conducts turbo coding to the transmission data to output systematic bit data to a first modulation section 103a, and outputs the parity bit data to a second modulation section 104.例文帳に追加

符号化部１０２は、送信データをターボ符号化してシステマティックビットデータを第１の変調部１０３ａへ出力し、パリティビットデータを第２の変調部１０４へ出力する。 - 特許庁

Since a coder side transmits an external code parity bit different for each retransmission and a decoder side uses the external code parity bit different for each retransmission for the number of retransmission times to carry out external code decoding processing, the correction capability of the burst error is enhanced.例文帳に追加

これにより、再送毎に異なる外符号パリティビットが送信され、復号側では再送回数分の異なる外符号パリティビットを用いて外符号復号化処理を行うことができるので、バースト誤りの訂正能力が向上する。 - 特許庁

When this parity bit sequence does not correspond to the form according to the request of the recording and reproduction system, a new parity bit sequence for error correction is generated by adding the dummy symbol of other pattern to the digital information sequence after conversion processing.例文帳に追加

また、このパリティビット系列が記録再生系の要求に応じた形態に対応していない場合、変調処理後のデジタル情報系列に他のパターンのダミーシンボルを付加して、新たな誤り訂正用のパリティビット系列を生成させる。 - 特許庁

A new parity bit is generated from a parity bit generated in a first PCI device 18 and a byte enable signal from a second PCI device 8, and transferred to the second PCI device 8 with the read data from the first PCI device 18.例文帳に追加

第１のＰＣＩデバイス（１８）で生成されたパリテイビットと、第２のＰＣＩデバイス（８）からのバイトイネーブル信号から新たなパリテイビットを生成し、第１のＰＣＩデバイス（１８）からのリードデータととともに第２のＰＣＩデバイス（８）に転送する。 - 特許庁

An address designated from a host device is divided into a Bank address, a Row address, and a Column address, a parity bit is separately generated for each of the time-division multiplexed and supplied Row address and Column address, and a check bit is generated on the basis of both the parity bits and data.例文帳に追加

上位装置から指定されるアドレスをBankアドレス、Rowアドレス、Columnアドレスに分割し、時分割多重されて供給されるRowアドレスとColumnアドレスそれぞれについて別々にパリティビットを生成し、両パリティビットとデータとに基づいてチェックビットを生成する。 - 特許庁

If it is judged that no error is contained in the parity bit in this check, decoding processing is not performed with respect to the received packet but if it is judged that any error is contained in the parity bit, the received packet is sent to a decoder and decoded further.例文帳に追加

この検査において、パリティビットにエラーが含まれていないと判断されると、受信パケットに対してデコード処理を行わず、パリティビットにエラーが含まれていると判断されると、受信パケットはデコーダに送られてデコードがさらに行われる。 - 特許庁

Then pairs of header information and RAW data are taken out of the latest three image files of photography, and exclusively ORed, bit by bit, to generate parity date, and an image file is generated which includes header information, RAW data, and parity data.例文帳に追加

その後、直近３回の撮影分の画像ファイルからヘッダ情報とＲＡＷデータのペアを取り出し、ビット毎の排他的論理和をとってパリティデータを作成し、ヘッダ情報、ＲＡＷデータ、およびパリティデータを含む画像ファイルを生成する。 - 特許庁

To provide a parity inspection matrix generated so as to detect an error stipulated beforehand in the coded string of a bit.例文帳に追加

ビットのコード化された列における予め規定されたエラーを検出するために発生するパリティ検査行列を提供する。 - 特許庁

To provide an error control method using a parity detection bit, which does not drop the transmission efficiency of a communication system.例文帳に追加

パリティ検出ビットを用いた誤り制御方法であって、通信システムの伝送効率を低下させないものを提供する。 - 特許庁

DETECTION, AVOIDANCE AND/OR CORRECTION OF PROBLEMATIC PUNCTURE PATTERNS IN PARITY BIT STREAMS USED WHEN IMPLEMENTING TURBO CODES例文帳に追加

ターボ符号を実装する場合に使用するパリティビットのストリームにおける問題のあるパンクチャパターンの検出、回避および／または訂正 - 特許庁

The irregular LDPC code decoder comprises bit processing units 10-1 through 10-M (M=p1m1), parity processing units 20-1 through 20-m, and a controller 40.例文帳に追加

イレギュラーＬＤＰＣ符号復号器は、ビット処理ユニット10-1乃至10-M（M=p1m1）と、パリティ処理ユニット20-1乃至20-mと、コントローラ40とを含む。 - 特許庁

An error detection part 3 confirms parity bits and control bits when confirmation of data matching is completed, executes parity check and control bit check based on the bits to detect an error of the instruction signal.例文帳に追加

エラー検出部３は、データ一致の確認が完了すると、パリティビットとコントロールビットを確認し、これらのビットに基づくパリティチェックとコントロールビットチェックを実行して、指令信号のエラーを検出する。 - 特許庁

A parity operating section 43 selects some block out of a plurality of divided blocks and operates the parity value of that block, using the bit value of N×N pixels contained in that block (S108).例文帳に追加

パリティ演算部４３は分割した複数のブロックのうち、或るブロックを選択し、そのブロックに含まれるＮ×Ｎ個の画素のビット値を用いて、そのブロックのパリティ値を演算により求める（Ｓ１０８）。 - 特許庁

When the data are reproduced, the additional configuration bit information, that is, "0" or "1", is obtained by detecting the parity of the recording frame corresponding to the additional data and the parity of the configuration data of the user control data (UCD).例文帳に追加

また、再生時においては、付加データ対応レコーディングフレームのパリティと、ユーザ制御データ（ＵＣＤ）の構成データのパリティを検出することで、付加構成ビット情報［０］または［１］を取得する。 - 特許庁

A deinterleave detection section 101 detects whether each of bits is the system bit, the first bit or the second bit from the storage location of each of the bits in an input memory 100 wherein the system bits, the first parity bits, and the second parity bits are stored in a state that the bits are individually subjected to rate matching and interleaving.例文帳に追加

デインタリーブ検出部１０１はシステムビットと第１パリティビットと第２パリティビットとが個別にレートマッチされインタリーブされた状態で格納されている入力メモリ１００における各ビットの格納位置からそのビットがシステムビットであるか第１パリティビットであるか第２パリティビットであるかを検出する。 - 特許庁

A diffusion multiplexer 104 performs diffusion multiplexing for each block with a relationship of N1>N2, where N1 is code multiplex number of initial transmission block consisting of a part of information bit and parity bit, and N2 is code multiple number of next transmission block consisting of remaining parity bits.例文帳に追加

拡散多重化器１０４は、情報ビットとパリティビットの一部分からなる初回送信ブロックの符号多重数をＮ１、残りのパリティビットからなる次回送信ブロックの符号多重数をＮ２とするとき、Ｎ１＞Ｎ２なる関係で各ブロックの拡散多重を行う。 - 特許庁

A parity generation/insertion part 13 obtains an inspection bit string by calculation using the generation matrix of LDPC codes, each inspection bit is allocated to a 3-bit conversion code (including one inverted bit), and each conversion code is inserted into the information word string to be outputted.例文帳に追加

パリティ生成・挿入部１３では、ＬＤＰＣ符号の生成行列を用いた演算で検査ビット列を求め、各検査ビットを３ビットの変換符号（１つの反転ビットを含む）へ割り当て、各変換符号を情報語列に挿入して出力する。 - 特許庁

A subcarrier location part 103 relocates the transmission data, such that the systematic bit data is located in a subcarrier near a center frequency and the parity bit data are located in a subcarrier near both ends.例文帳に追加

サブキャリア配置部１０３は、システマティックビットデータが中心周波数付近のサブキャリアに配置され、パリティビットデータが両端付近のサブキャリアに配置されるように送信データを並び替える。 - 特許庁

A post processor 114 generates syndrome by using a parity bit in a modulation code bit line, and performs error detection/correction to output the syndrome to a vanishing position calculation circuit 121.例文帳に追加

ポストプロセッサ114は、変調符号ビット列内のパリティビットを利用してシンドロームを生成し誤り検出・訂正を行うと同時に、シンドロームを消失位置計算回路121へ出力する。 - 特許庁