「Parity Bit」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

To provide an error detecting device for judging whether or not any transfer error is generated in a CRC code received at a receiving terminal, when a CRC code in which parity bit columns generated by a generation polynomial are added to message bit columns in a reverse order is transmitted.例文帳に追加

生成多項式により生成されたパリティビット列がメッセージビット列に逆順に付加されたＣＲＣコードが送信された場合、受信端で受信されたＣＲＣコードに転送エラーが発生したか否かを判別するためのエラー検出装置を提供する。 - 特許庁

Other signal is transmitted as a re-transmission signal with a different parity bit from that of a new transmission signal by the transmission diversity method and the H-ARQ method, the receiver couples the bit sequences to obtain a maximum rate coupled gain and a code coupled gain.例文帳に追加

伝送ダイバーシティ方法およびＨ−ＡＲＱ方法は新たな伝送信号と異なるパリティービットを有する再伝送信号のために他の信号を伝送し、受信機でこのシーケンスを結合し、最大割合結合利得およびコード結合利得を得る。 - 特許庁

A scrambler 22 respectively scrambles the L kinds of bit sequences and produces L kinds of scrambled watermark data X' and an ECC part 24 adds a parity for an error correction to each of data.例文帳に追加

スクランブラ２２はそのＬ種類のビット系列をそれぞれスクランブルして、Ｌ種類のスクランブルされた透かしデータＸ'を生成し、ＥＣＣ部２４はそれぞれに誤り訂正のためのパリティを付加する。 - 特許庁

To provide a decoding method for an encoding system having a trellis structure and a conjugate encoding system with a parity check code in which computational complexity/memory capacitance is suppressed while improving a bit error rate.例文帳に追加

ビット誤り率の改善を図りながら、計算量・メモリ量を抑制したトレリス構造を有する符合化方式とパリティ検査符合による連接符号化方式の復号方法を提供する。 - 特許庁

A ground terminal 102 performs packing to plural cells 150 into one block 152 (110), encoded this block while adding a parity bit 115 (112) thereto and transmits an encoded block 162 to a destination station 104 (114).例文帳に追加

地上ターミナル１０２は、複数のセル１５０を１つのブロック１５２にパッキングし（１１０）、パリティ・ビット１５５を付加して符号化し（１１２）、符号化されたブロック１６２を宛先ステーション１０４に送信する（１１４）。 - 特許庁

To achieve detection, avoidance and/or correction of problematic puncturing patterns in parity bit streams used, when implementing punctured Turbo codes without circumventing the desired code rates.例文帳に追加

パンクチャが行われたターボ符号の実装において使用される、パリティビットのストリームにおける問題のあるパンクチャパターンの検出、回避および／または訂正が、所望の符号レートを回避することなく達成される。 - 特許庁

To provide a parity check decoding device which prevents a decrease in a processing speed while making a circuit compact without using bit serial processing and is suitable so as not to damage decoding performance.例文帳に追加

ビットシリアル処理を用いることなく回路を小型化しつつ処理速度の低下を防止するとともに、復号性能を損なわないようにするために適したパリティ検査復号装置を提供する。 - 特許庁

A scrambler 22 respectively scrambles the L kinds of bit sequences and produces L kinds of scrambled watermark data X' and an ECC part 24 adds a parity for an error correction to each of data.例文帳に追加

スクランブラ２２はそのＬ種類のビット系列をそれぞれスクランブルして、Ｌ種類のスクランブルされた透かしデータＸ’を生成し、ＥＣＣ部２４はそれぞれに誤り訂正のためのパリティを付加する。 - 特許庁

For each value held by the byte after the second round of sieve processing is completed, the common address extracting apparatus 10 turns OFF the parity bit attached to the address of the byte not satisfying the condition.例文帳に追加

そして、共通アドレス抽出装置１０は、二回目の篩処理が終了した後のバイトが保持する値それぞれに対して、条件を満足しないバイトのアドレスに付属するパリティビットをオフとする。 - 特許庁

Also, the terminal CPU in the reception state automatically restores 1 byte of at least 1 bit damaged by a parity error by the action of a checksum command within the frame configuring the received data signals.例文帳に追加

また、受信状態の端末ＣＰＵは、受信したデータ信号を構成するフレーム内のチェックサムコマンドの作用によって、パリティエラーで破損された少なくとも１のビットの１バイトを自動修復する。 - 特許庁

Using magnetic data read by a magnetic head of a magnetic card reader as first magnetic data and magnetic data formed by changing the sequence of the first magnetic data as second magnetic data, the card conveying direction is determined based on the result of parity check of the parity bit included in the magnetic data and the total number of characters included in the magnetic data (SA4).例文帳に追加

また、磁気カードリーダの磁気ヘッドにより読み取られた磁気データを第１の磁気データ、この第１の磁気データの前後関係を入れ替えた磁気データを第２の磁気データとして、磁気データに含まれるパリティビットのパリティチェックの結果や磁気データに含まれる全キャラクタ数によってカード搬送方向判定を行う（ＳＡ４）。 - 特許庁

According to addresses 8A like 300h to 3FFh, OR gates 18 and 28 generate select signals corresponding to parity and when the parity is even, the select signals are outputted to buffers 23 and 24 through OR gates 21 and 22 to transmit RG signals from the output buffer 2 of R and an output buffer 3 of G to 16-bit buses 6 and 7.例文帳に追加

３００ｈ−３ＦＦｈ等のアドレス８Ａに応じては、オアゲート１８，２８で偶数／奇数に応じた選択信号を発生させ、偶数時はオアゲート２１，２２を通して、バッファ２３，２４に選択信号を出力し、１６ビットバス６，７にＲの出力バッファ２，Ｇの出力バッファ３からのＲＧ信号を伝達する。 - 特許庁

The information bit storage memory 121 reads bits according to the parity check matrix of an LDPC code out of each bit of the stored input data D121 based on a control signal D125 supplied from a control signal generation section 124 and supplies the bits as information bits D122-1 to D122-7 to a computing unit 122.例文帳に追加

情報ビット格納メモリ１２１は、制御信号生成部１２４から供給される制御信号D125に基づいて、格納している入力データD121の各ビットのうちの、LDPC符号の検査行列にしたがったビットを読み出し、情報ビットD122-1乃至D122-7として、演算器１２２に供給する。 - 特許庁

To optimize data mapping of a balance code conversion table so that calculation of LLR (Log Likelihood Ratio) in which likelihood of each bit is reflected more appropriately is performed, in the case of adopting LDPC (Low Density Parity Check) to a hologram recording and reproducing system.例文帳に追加

ホログラム記録再生システムにＬＤＰＣを適用した場合において、各ビットの尤度をより適正に反映したＬＬＲの計算が行われるようにバランス符号変換テーブルのデータマッピングを最適化する。 - 特許庁

The parity bit generating circuit includes: multi-stage XOR circuits 220 to 226 obtained by connecting the XOR circuits in the state of a tournament; and AND circuits 30 to 41 which provide switch signals to the XOR circuits 224 to 226.例文帳に追加

パリティビット発生回路は、複数のＸＯＲ回路がトーナメント状に接続してなる多段のＸＯＲ回路２２０〜２２６と、ＸＯＲ回路２２４〜２２６に切替信号を与えるＡＮＤ回路３０〜４１とを備える。 - 特許庁

Decoders 114a to 114d perform decoding, based on the metric values and a decoder 114e performs a decoding to obtain information, based on demodulation results of the decoders 114a to 114d and based on the parity bit sequences.例文帳に追加

復号器１１４ａ〜１１４ｄは、上記メトリック値に基づいて復号を行い、復号器１１４ｅは、復号器１１４ａ〜１１４ｄの復号結果に基づいて、上記パリティビット列に基づいて情報を復号する。 - 特許庁

A device 20 has a BIP-N(Bit Interleaved Parity-N) calculation value inserting block 21 and a device 30 has a BIP-N error checking side block 31 and an additional BIP-N error check side block 41 that are co-operated with each other.例文帳に追加

装置２０にＢＩＰ−Ｎ計算値挿入ブロック２１を有し、装置３０内に協働するＢＩＰ−Ｎ誤り検出側ブロック３１および追加ＢＩＰ−Ｎ誤り検出側ブロック４１を有する。 - 特許庁

Consequently, memory capacity available for the user is made higher in the memory cell array of same integration density by reducing a rate occupied by a recording area for parity bit in the memory cell array compared with a conventional device.例文帳に追加

結果、従来装置に比べてメモリセルにおけるパリティビット用の記録領域の占める割合を低下させることで、集積密度が同一のメモリセルアレイにおいて、ユーザが利用可能な記憶容量を高くしている。 - 特許庁

As opening and closing of the path switch is switched by finish of operation of the last address of a normal region, specifying addresses continuously can be performed for the AC 1-0 to 1-3 and AC 1-9 to 1-12 in a discontinuous region of a parity bit.例文帳に追加

ノーマル領域最終アドレスの動作終了でパススイッチの開閉を切替えるので、パリティビットの不連続領域ではＡＣ１−０〜−３とＡＣ１−９〜−１２とを連続してアドレス指定できる。 - 特許庁

To provide a biphase data error detection circuit which enables a receiving side to detect a data error without attaching an error code such as a parity bit to transmission data and which improves transmission efficiency in biphase data transmission.例文帳に追加

バイフェーズデータ伝送において、パリティビット等の誤り符号を送信データに付加することなく受信側でデータエラー検出を可能にする伝送効率の改善されたバイフェーズデータエラー検出回路を提供する。 - 特許庁

ATM frame data 100, inputted from the side of STM, are added with a parity bit by a PTY-generating part 10 and a PTY-imparting part 12, transferred via an I/O port 16 and a data bus 36 to a RAM 20 by the control of a DMA controller 18 and successively written on the RAM 20.例文帳に追加

STM 側から入力されたATM フレーム・データ100 は、PTY 生成部10とPTY 付与部12によりパリティビットが付加され、DMA コントローラ18の制御によりI/O ポート16およびデータ・バス36を介してRAM20 に転送されRAM20に順番に書き込まれる。 - 特許庁

An optical transmission managing byte generating section calculates the parity of the signal before the signal is transmitted optically to other node, so that the bit error rate is calculated at a succeeding node and the result is stored in the optical transmission managing byte.例文帳に追加

次のノードでビット誤り率を計算できるように、更に他ノードへ光伝送する前に、それを光伝送管理バイト生成部にて信号のパリティを計算し、その結果を光伝送管理バイトに格納する。 - 特許庁

To provide an error correcting unit and an error correcting method which can quickly and easily encode an information bit series into an odd parity LDPC code by a simple configuration by applying a variety of high speed coding algorithm developed for even parity LDPC coding.例文帳に追加

この発明は、偶数パリティＬＤＰＣ符号の符号化のために開発された種々の高速符号化アルゴリズムを適用して、情報ビット列の奇数パリティＬＤＰＣ符号への符号化処理を簡易な構成で迅速かつ容易に行なうことができるようにした誤り訂正処理装置及び誤り訂正処理方法を提供することを目的としている。 - 特許庁

The transmission method at initial transmission and re-transmission of a systematic bit and a parity bit is controlled on the basis of the channel quality of the receiver, so that the transmission method whereby important packets are transmitted at the initial transmission can be used in a state of good channel quality thereby improving the system throughput.例文帳に追加

受信装置の回線品質に基づいて、システマチックビット及びパリティビットの初回送信時及び再送時における送信方法を制御することにより、初回送信時に重要なパケットが送信される送信方法を回線品質の良い状態で用いることができ、この分、システムスループットを向上させることができる。 - 特許庁

A ratio of a parity bit for user data written in a memory cell array 201 is reduced by making the number of bits of data input to the ECC circuit 205 exceed the number of bits of data input from the outside for writing.例文帳に追加

ＥＣＣ回路２０５に入力されるデータのビット数を、書き込みのため外部から入力されるデータのビット数よりも多くすることにより、メモリセルアレイ２０１に書き込まれるユーザデータに対するパリティビットの比率を低減させる。 - 特許庁

Structure is imposed on the LDPC code by restricting a portion of the parity check matrix to be lower triangular and/or satisfying other requirements such that communication between bit nodes and check nodes of a decoder (305) is simplified.例文帳に追加

パリティチェック行列の一部を低位三角に制限することにより、および／または他の要求を満足させることにより、構造がＬＤＰＣコードに課され、これによりデコーダ（３０５）のビットノードとチェックノードとの間の通信が簡単化される。 - 特許庁

To provide a semiconductor storage device and a nonvolatile memory for effectively allocating the number of bits used for parity among a plurality of pages to perform error correction of high correction ability to a page where a bit error occurrence ratio is high.例文帳に追加

複数のページ間でパリティに使用するビット数を有効に割り振り、ビットエラー発生率が高いページに対して訂正能力の高い誤り訂正を行える半導体記憶装置及び不揮発性メモリを提供することである。 - 特許庁

To provide a semiconductor storage device, wherein failures in a plurality of XOR circuits are detected collectively and precisely with little increase in the number of elements, and to provide a method for detecting a failure in a parity bit generating circuit.例文帳に追加

ほとんど素子数を増やさないで、複数のＸＯＲ回路の故障を一括して正確に検出することが可能な半導体記憶装置、および、パリティビット発生回路の故障検出方法を提供することを目的とする。 - 特許庁

A parity bit sequence for error correction is generated to a data sequence with a dummy symbol of a predetermined pattern added to a digital information sequence subjected to conversion processing for change to a form according to a request of a recording and reproduction system.例文帳に追加

記録再生系の要求に応じた形態に変換するための変調処理が施されたデジタル情報系列に所定パターンのダミーシンボルを付加したデータ系列に対して、誤り訂正用のパリティビット系列を生成する。 - 特許庁

To achieve high-speed data transmission by a method of transmitting data by which a plurality of bit data is transmitted by converting the data into a plurality of serial data by means of a plurality of parallel-to-serial conversions by shortening the preparing time of a plurality of data bits with parity.例文帳に追加

複数ビットデータを複数のパラレル−シリアル変換により複数のシリアルデータに変換して伝送するデータ伝送方法において、パリティ付複数データビットを作成する時間を縮小し、高速にデータ伝送を実現する。 - 特許庁

The ECC memory module 500 is configured such that part of memory elements 501, 502, 503 constituting the ECC memory module and an element for storing parity bits are integrated and mounted by using a memory element with twice the density and twice the bit configuration.例文帳に追加

ＥＣＣメモリモジュールを構成するメモリ素子中の一部とパリティビットを保存するための素子を、２倍のデンシティ及び２倍のビット構成を有するメモリ素子を利用して統合構成して実装するＥＣＣメモリモジュールである。 - 特許庁

Synchronous words are detected by using the window signal Sync_-window from in accordance with parity OK signal supplied from a parity check circuit 12 relating to the bit string detected in a PRML Viterbi detector 36 by a synchronous word detector 8 to which the window signal Sync_-window indicating the period of the synchronous word and ID information included in the regenerative signal regenerated from media 14 is supplied.例文帳に追加

メディア１４から再生される再生信号に含まれる同期語及びＩＤ情報の期間を示すウインドウ信号Sync_windowが供給される同期語検出器８により、上記ＰＲＭＬビタビ検出器３６で検出されたビット列について、上記パリティチェック回路１２から供給されるパリティＯＫ信号に基づいて生成されたウインドウ信号Sync_windowを用いて、同期語を検出する。 - 特許庁

A common address extracting apparatus 10 performs a log addition processing of first round sieve processing to each byte and, for the value of each byte after the first round of log addition processing is completed, turns ON the parity bit attached to the address of the byte satisfying the condition.例文帳に追加

共通アドレス抽出装置１０は、各バイトに対して篩処理一回目のログ加算処理を実施し、一回目のログ加算処理が終了した後の各バイトの値に対して、条件を満足するバイトのアドレスに付属するパリティビットをオンとする。 - 特許庁

A camera adapter extracts and down-converts an indicator signal from an HDTV size to an SDTV side, and uses one bit of compressed video data transmitted with an SDTI packet as a parity bit in common and transmits the compressed video data from a camera adapter to the camera control unit, which extracts and up-converts only the indicator signal and then superimposes the up-converted signal on a video signal having been expanded.例文帳に追加

カメラアダプタでインジケータ信号を取り出しＨＤＴＶサイズからＳＤＴＶサイズへダウンコンバートを行い、ＳＤＴＩパケットで伝送する圧縮映像データの１ビットを利用してパリティビットと兼用でカメラアダプタからカメラ制御装置へ伝送し、カメラ制御装置でインジケータ信号のみ取り出しアップコンバートした後、伸張後の映像信号に重畳する。 - 特許庁

The safety elevator, the operation of which is controlled by executing a control program loaded by CPU 14 from a memory unit to RAM 20, comprises a detection circuit that detects a memory error in RAM 20 (a parity bit generating circuit 16 and a parity check circuit 17) and a log storing circuit 19 that records that a memory error has occurred and corrects the memory error by data stored in the memory unit when the memory error has occurred.例文帳に追加

ＣＰＵ１４を用いて記憶部からＲＡＭ２０へロードされた制御プログラムを実行することで運転制御される安全エレベータにおいて、ＲＡＭ２０のメモリ・エラーを検出する検出回路（パリティビット生成回路１６，パリティチェック回路１７）と、メモリ・エラーが発生したことを記録するログ保存回路１９と、を備え、メモリ・エラーが発生した場合、記憶部に格納されたデータによりメモリ・エラーの訂正を行う。 - 特許庁

The units 10-1 to 10-M are provided in correspondence with first to M rows of a parity check matrix of such a structure as an m×m permutation matrix is arranged in r×s, and sequentially updates bit information where the value in that row corresponds to each column position of "1".例文帳に追加

ユニット１０-1乃至１０-Mは、ｍ×ｍの順列行列がｒ×ｓに配列された構造のパリティ検査行列のそれぞれ第１乃至第Ｍ行に対応して設けられ、その行内の値が“１”の各列位置に対応するビット情報を順次更新する。 - 特許庁

Among 10 bits of one pixel in a Y signal, 4 bits BB, low-order 2 bits × 2 in a transmitted word are used to high-order 4 bits BA, and the low-order 4 bits BB is set as a parity bit for the high-order 4 bits BA, so that a (8, 4) Hamming code is generated.例文帳に追加

そこで、Ｙ信号１ピクセルの１０ビットのうち、上位４ビットＢＡに対し、伝送ワードの下位２ビット×２の４ビットＢＢを使用し、上位４ビットＢＡに対して下位４ビットＢＢをパリティビットとすることで、（８，４）ハミングコードが生成される。 - 特許庁

To provide a plant data input/output device, which can sufficiently secure the reliability of a transmitting/receiving buffer memory with a simple configuration even without adding a redundant bit or the like for a parity check and further, does not increase the memory capacity for normality confirmation.例文帳に追加

パリティチェックのために冗長ビットなどを付加しなくても、簡単な構成でもって送受信バッファメモリの信頼性を十分に確保することができ、しかも、健全性確認のためのメモリ容量を増加させることがないプラント入出力装置を提供する。 - 特許庁

And when an address of data bits constituting the ECC code generated initially is specified at the time of last write-in for the memory cells at the time of burst write, a parity bit generated initially is updated based on write data written lastly and held data bits.例文帳に追加

そして、バーストライト時におけるメモリセルへの最後の書き込み時に、初回に生成されたＥＣＣコードを構成するデータビットのアドレスが指定されると、最後に書き込まれるライトデータと、保持されたデータビットをもとに初回に生成されたパリティビットを更新する。 - 特許庁

A soft decision decoder 203 and a soft decision decoder 205 perform soft decision decoding by using soft decision decoding data, systematic bit data and parity bit data, and perform soft decision decoding while considering the total variation value of the variance value of the quantization noises and the variance of Gaussian noises as the variance of an input signal and the variance of external information likelihood in performing soft decision decoding.例文帳に追加

軟判定復号部２０３及び軟判定復号部２０５は、軟判定復号データ、システマティックビットデータ及びパリティビットデータを用いて軟判定復号を行うとともに、軟判定復号を行う際に量子化雑音の分散値及びガウス雑音の分散値の合計分散値を入力信号の分散及び外部情報尤度の分散と見なして軟判定復号を行う。 - 特許庁

A directory information restoration circuit 115 extracts directory information from memory block data and inserted ECCs, executes an ECC check on every data word and a parity check on the directory information, and according to the results, executes a one-bit correction in one data word in the memory block.例文帳に追加

ディレクトリ情報復元回路１１５は、メモリブロックデータおよび盛り込み済ＥＣＣからディレクトリ情報を抽出し、データワード毎のＥＣＣチェックおよびディレクトリ情報のパリティチェックを行い、この結果に従ってメモリブロック内の１データワードにおける１ビット訂正を行う。 - 特許庁

Every time when bit update by the units 10-1 to 10-M ends for m column positions in the corresponding row of the check matrix, the units 20-1 to 20-m update parity information where the value in m columns to which the m column positions belong corresponds to each column position of "1".例文帳に追加

ユニット２０-1乃至２０-mは、ユニット１０-1乃至１０-Mによるビット更新が上記検査行列の対応する行内のｍ個の列位置について終了する毎に、そのｍ個の列位置が属するｍ列内の値が“１”の各行位置に対応するパリティ情報を更新する。 - 特許庁

A first comparator 15 compares parity check results of a current frame and a previous frame and a second comparator 16 compares bit added results, and a first AND gate 17 outputs an "H" signal, when the data in the same lines of the current frame and the previous frame are the same.例文帳に追加

第１比較器１５は現フレームと前フレームとの同じラインのパリティチェック結果を比較する一方、第２比較器１６はビット加算結果を比較し、第１アンドゲート１７は、現フレームと前フレームとの同じラインのデータが同じである場合には「Ｈ」の信号を出力する。 - 特許庁

The control information parity and the control information bit arrangement are decided, such that the hamming distance of each control information code is at least (d) (d is a natural number of 2 to 10), and the hamming distance of each control information 10B code is at least (D) (D is a natural number of 2 to 10).例文帳に追加

ここで、制御情報符号の各々の符号のハミング距離が少なくともｄ（ｄは２〜８の自然数）であり、かつ、制御情報１０Ｂ符号各々の符号のハミング距離が少なくともＤ（Ｄは２〜１０の自然数）である、制御情報パリティと制御情報ビット配列とする。 - 特許庁

A transmitter includes a plurality of encoders configured to receive source bit streams from (m) information sources, each of the plurality of encoders including identical (n, k) low-density parity check (LDPC) codes of code rate r=k/n, where (k) is a number of information bits and (n) is codeword length.例文帳に追加

送信機は、ｍ個の情報源からソースビットストリームを受信するように構成された複数の符号化器を含み、複数の符号化器のそれぞれは、ｋが情報ビットの数、ｎが符号語長であるとして、符号化率ｒ＝ｋ／ｎの同一の（ｎ，ｋ）低密度パリティチェック（ＬＤＰＣ）符号を含む。 - 特許庁