「Pch」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A PCH Slot generating part 222 starts generation of a PCH slot by a signal supplied from a timer control part 210 and sets sequentially the OHM extracted from a PCH transmitting data buffer 221 on the basis of an OHM number counter into the PCH slot.例文帳に追加

ＰＣＨ Ｓｌｏｔ生成部２２２は、タイマ制御部２１０から供給される信号により、ＰＣＨスロットの生成を開始し、ＯＨＭ番号カウンタに基づきＰＣＨ送信データバッファ２２１から取り出したＯＨＭを、順次、ＰＣＨスロットにセットする。 - 特許庁

Bias voltage Vb1 which is input to gates of the Pch MOS transistors which are bias current sources of the Pch side, is input to gates of the Pch MOS transistors PMT 11 and PMT 12.例文帳に追加

Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１及びＰＭＴ１２のゲートに、Ｐｃｈ側のバイアス電流源であるＰｃｈ ＭＯＳトランジスタのゲートに入力されるバイアス電圧Ｖｂ１が入力される。 - 特許庁

A source voltage detection part 4 monitors a source voltage of the Pch FET 3.例文帳に追加

ソース電圧検出部４はＰｃｈＦＥＴ３のソース電圧をモニターする。 - 特許庁

More preferably, the electrostatic protective element is arranged between the Pch region and the Nch region of the output circuits.例文帳に追加

より好ましくは、その静電保護素子を出力回路のＰch領域とＮch領域の間に配置する。 - 特許庁

The reverse connection protection diode D1 is a parasitic diode of the Pch power MOS transistor PMT1.例文帳に追加

逆接保護ダイオードＤ１はＰｃｈパワーＭＯＳトランジスタＰＭＴ１の寄生ダイオードである。 - 特許庁

The amplifier section 2 comprises: a Pch MOS transistor PT1; a Pch MOS transistor PT2; and Nch MOS transistors NT1 to NT3, and the replica amplifier section 3 comprises: a Pch MOS transistor PT11; a Pch MOS transistor PT12; and Nch MOS transistors NT11 to NT13, and has the same circuit configuration as that of the amplifier section 2.例文帳に追加

アンプ部２はＰｃｈ ＭＯＳトランジスタＰＴ１、Ｐｃｈ ＭＯＳトランジスタＰＴ２、及びＮｃｈ ＭＯＳトランジスタＮＴ１乃至３から構成され、レプリカアンプ部３はＰｃｈ ＭＯＳトランジスタＰＴ１１、Ｐｃｈ ＭＯＳトランジスタＰＴ１２、及びＮｃｈ ＭＯＳトランジスタＮＴ１１乃至１３から構成され、アンプ部２と同一回路構成を有する。 - 特許庁

The protection circuits 2 and 3 are provided with a Pch MOS transistor PMT1.例文帳に追加

保護回路２及び保護回路３には、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１が設けられる。 - 特許庁

Wireless communication user equipment (UE) supports an RRC layer having a plurality of states (CELL PCH, URA PCH) incapable of making uplink communication with a base (UTRAN).例文帳に追加

ワイヤレスコミュニケーション装置（ＵＥ）は、ベース（ＵＴＲＡＮ）とアップリンク通信ができない複数の状態（ＣＥＬＬ ＰＣＨ， ＵＲＡ ＰＣＨ）を有するＲＲＣ層をサポートする。 - 特許庁

The clamping circuit 2 is provided with an Nch MOS transistor MP3, an Nch MOS transistor MP4, a Pch MOS transistor MP1 and a Pch MOS transistor MP2.例文帳に追加

クランプ回路２には、Ｎｃｈ ＭＯＳトランジスタＭＰ３、Ｎｃｈ ＭＯＳトランジスタＭＰ４、Ｐｃｈ ＭＯＳトランジスタＭＰ１、及びＰｃｈ ＭＯＳトランジスタＭＰ２が設けられる。 - 特許庁

An offset detection circuit 50 is provided with current sources 1 to 3, a Pch MOS transistor PT1, a Pch MOS transistor PT2, Nch MOS transistors NT1 to NT4, and a resistor R1.例文帳に追加

オフセット検出回路５０には、電流源１乃至３、Ｐｃｈ ＭＯＳトランジスタＰＴ１、Ｐｃｈ ＭＯＳトランジスタＰＴ２、Ｎｃｈ ＭＯＳトランジスタＮＴ１乃至ＮＴ４、及び抵抗Ｒ１が設けられる。 - 特許庁

The drive circuit 1 is provided with a Pch MOS transistor PMT1, a Pch MOS transistor PMT2, an Nch MOS transistor NMT1, and a capacitor C_1.例文帳に追加

駆動回路１には、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１、及びコンデンサＣ_１が設けられる。 - 特許庁

The second circuit portion (reception side) 2 is provided with an Nch MOS transistor NTa, a Pch MOS transistor PTa, and a Pch MOS transistor PTb.例文帳に追加

第２の回路部（受信側）２にはＮｃｈ ＭＯＳトランジスタＮＴａ、Ｐｃｈ ＭＯＳトランジスタＰＴａ、及びＰｃｈ ＭＯＳトランジスタＰＴｂが設けられる。 - 特許庁

To prevent a PCH reception error due to a difference in a modulation system by causing a base station to acquire a modulation system of a mobile station of a recipient upon when receiving a call and generating the PCH on the basis of the modulation system.例文帳に追加

着呼の際に基地局が着呼先の移動局の変調方式を取得し、これに基づいてＰＣＨを生成することで、変調方式の違いによるＰＣＨの受信エラーを回避することが可能となる。 - 特許庁

During normal control, the target clutch Pch is set based on the input torque Ti (Step S5), and at lower limit control, the target clutch pressure Pch is set based on the lower limit secondary pressure PsB (Steps S7, S8).例文帳に追加

通常制御時には入力トルクＴｉに基づき目標クラッチ圧Ｐｃｈを設定する一方(ステップＳ５)、下限制御時には下限セカンダリ圧ＰｓＢに基づき目標クラッチ圧Ｐｃｈを設定する(ステップＳ７，Ｓ８)。 - 特許庁

The first differential amplification portion 11 is provided with a differential pair of D-type Pch MOS transistors MDPT1 and MDPT2, and a Pch MOS transistor MPT1.例文帳に追加

第１の差動増幅部１１には差動対をなすＤ型Ｐｃｈ ＭＯＳトランジスタＭＤＰＴ１及びＭＤＰＴ２とＰｃｈ ＭＯＳトランジスタＭＰＴ１が設けられる。 - 特許庁

Succeedingly, area data IPCH and a paging area number included in a paging channel PCH of each control signal in cells A2, A3, A4, B1, B2, are monitored in the cell A1 and it is reported to a center when any fault exists in the monitored data.例文帳に追加

続いて、セルＡ１において、セルＡ２，Ａ３，Ａ４，Ｂ１，Ｂ２の各制御信号のＰＣＨ内に含まれるＩ_PCHおよび一斉呼出しエリア番号をモニタし、異常があればセンタに通知する。 - 特許庁

The user operates a key input unit 26 to set the receiving interval of a paging channel for a 'double mode', and this actuating a PCH receiving interval controller 20a to change the PCH receiving interval.例文帳に追加

使用者がキー入力部２６を操作してページングチャネルの受信間隔を「２倍モード」に設定することにより、ＰＣＨ受信間隔制御部２０ａがＰＣＨの受信間隔を変更する。 - 特許庁

The source and the back gate of a Pch MOS transistor P1 configuring the first inverter 2 and those of a Pch MOS transistor P2 configuring the second inverter 3 are connected to an N well.例文帳に追加

第１のインバータ２を構成するＰｃｈ ＭＯＳトランジスタＰ１と第２のインバータ３を構成するＰｃｈ ＭＯＳトランジスタＰ１のソース及びバックゲートはＮウエルに接続されている。 - 特許庁

A PI deciding part 206 decides the existence/absence of an incoming call to a self-station in each group mapped into a PCH, and when an incoming call exists, a saving control part 207 causes an interrupt to be generated.例文帳に追加

さらに、パワー演算部２０５の演算結果に基づいて、PI判定部２０６がPCHにマッピングされた各グループのうち自局宛の着信の有無を判定し、着信ありの場合は、セービング制御部２０７は割り込みを発生させる。 - 特許庁

In the protective circuit 23, since a Pch protective circuit 21 and an Nch protective circuit 22 are formed by individually forming a Pch protective diode 14 at the lower part of a bonding pad 16 for Pch protection and an Nch protective diode 15 at the lower part of a bonding pad 17 for Nch protection, a non-operating protective circuit is not formed at the lower part of the respective bonding pads.例文帳に追加

保護回路２３において、Ｐｃｈ保護用ボンディングパッド１６の下方にＰｃｈ保護ダイオード１４を、Ｎｃｈ保護用ボンディングパッド１７の下方にＮｃｈ保護ダイオード１５を個別に形成することにより、Ｐｃｈ保護回路２１及びＮｃｈ保護回路２２が形成されているため、各ボンディングパッドの下方に、作動しない保護回路が形成されることがない。 - 特許庁

A differential amplifier 5 detects a potential difference between a drain voltage of the Pch FET 3 and the source voltage monitored by the source voltage detection part 4.例文帳に追加

差動増幅器５はＰｃｈＦＥＴ３のドレイン電圧とソース電圧検出部４でモニターしたソース電圧との電位差を検出する。 - 特許庁

The amplification part 31 is provided with a comparator CMP1, a Pch MOS transistor PMT1, and an Nch MOS transistor NMT1.例文帳に追加

増幅部３１には、コンパレータＣＭＰ１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１が設けられる。 - 特許庁

The impedance conversion circuit 3 is provided with a Pch MOS transistor PT3, a resistor R1, and a current source BC2.例文帳に追加

インピーダンス変換回路３には、Ｐｃｈ ＭＯＳトランジスタＰＴ３、抵抗Ｒ１、及び電流源ＢＣ２が設けられている。 - 特許庁

The output stage 5 comprises an output transistor PT1 that is a Pch MOS transistor, a resistor R3, and a resistor R4.例文帳に追加

出力段５は Ｐｃｈ ＭＯＳトランジスタである出力トランジスタＰＴ１、抵抗Ｒ３、及び抵抗Ｒ４から構成されている。 - 特許庁

The reverse connection protection circuit 1 includes a control unit 3, a reverse connection protection diode D1, and a Pch power MOS transistor PMT1.例文帳に追加

逆接保護回路１には制御部３、逆接保護ダイオードＤ１、及びＰｃｈパワーＭＯＳトランジスタＰＭＴ１が設けられる。 - 特許庁

The NAND gate 2 comprises Pch MOS transistors P1, P2, and Nch MOS transistors N1, N2.例文帳に追加

ＮＡＮＤゲート２は、Ｐｃｈ ＭＯＳトランジスタＰ１、Ｐ２、及びＮｃｈ ＭＯＳトランジスタＮ１、Ｎ２から構成されている。 - 特許庁

The Pch MOS transistor PT2 allows a fixed current I_3 corresponding to the current I_2 to flow in the low-potential side power source Vss.例文帳に追加

Ｐｃｈ ＭＯＳトランジスタＰＴ２は低電位側電源Ｖｓｓ側に電流Ｉ_２に対応する一定な電流Ｉ_３を流す。 - 特許庁

To provide a data driver including a decoder which suppresses the number of elements, the number of wire connection between Pch and Nch, and the area.例文帳に追加

素子数、Ｐｃｈ／Ｎｃｈ間の配線接続数、面積を抑制したデコーダを備えたデータドライバ。 - 特許庁

The Pch MOS transistor PT1 to be connected by diode allows a current I_2 to flow in the low-potential side power source Vss.例文帳に追加

ダイオード接続されるＰｃｈ ＭＯＳトランジスタＰＴ１は低電位側電源Ｖｓｓ側に電流Ｉ_２を流す。 - 特許庁

The second differential amplification portion 12 is provided with a differential pair of Pch MOS transistors MPT1 and MPT2, and a constant-current source 14.例文帳に追加

第２の差動増幅部１２には差動対をなすＰｃｈ ＭＯＳトランジスタＭＰＴ１及びＭＰＴ２と定電流源１４が設けられる。 - 特許庁

Each Pch transistor has high ON-resistance, and controls a current of the Nch transistor HN1.例文帳に追加

各Ｐｃｈトランジスタは、ＯＮ抵抗が高くなっており、ＮｃｈトランジスタＨＮ１の電流を制御する。 - 特許庁

When an opening exists in the PCH slot setting the OHM at this time, furthermore, the OHM sent next is set into the slot.例文帳に追加

このとき、ＯＨＭをセットしたＰＣＨスロットに空きがあるとき、さらに、次に送るＯＨＭを当該スロットにセットする。 - 特許庁

The generated PCH slot is supplied and transmitted to a TX part 240 through a transmitting frame control part 230.例文帳に追加

生成されたＰＣＨスロットは、送信フレーム制御部２３０を介してＴＸ部２４０へ供給され、送信される。 - 特許庁

Then respective word switches 20, 30 are constituted by combining Nch type transistors 21, 31 and Pch type transistors 22, 32, respectively.例文帳に追加

そして、各ワードスイッチ２０、３０を、Ｎｃｈ型のトランジスタ２１、３１とＰｃｈ型のトランジスタ２２、３２とをそれぞれ組み合わせて構成する。 - 特許庁

The Pch MOS transistor PTb connected to the high-side power source VDDB side is a normally-on transistor.例文帳に追加

高電位側電源ＶＤＤＢ側に接続されるＰｃｈ ＭＯＳトランジスタＰＴｂはノーマリーオントランジスタである。 - 特許庁

Thus, the inverse level shift circuit can be realized at a low cost with excellent reliability without using a Pch-DMOS transistor.例文帳に追加

よって、Ｐｃｈ−ＤＭＯＳトランジスタを使用せず、かつ、低コストで信頼性に優れた逆レベルシフト回路を実現できる。 - 特許庁

That is, ON/OFF timing of the Pch transistor 31 is made not to overlapped with that of the Nch transistor 32.例文帳に追加

つまり、Ｐｃｈトランジスタ３１とＮｃｈトランジスタ３２のオンオフのタイミングが重ならないようにする。 - 特許庁

VBTSEL is inputted to a Nch gate of a transfer gate 6, and VBTSEL is inputted to Pch gate through an inverter 5.例文帳に追加

トランスファーゲート６のＮｃｈゲートには、ＶＢＴＳＥＬが入力し、Ｐｃｈゲートには、インバータ５を介しＶＢＴＳＥＬが入力する。 - 特許庁

A Darlington circuit is used to drive a switching device 2, and both drains of a first Pch MOSFET 5 and a second Pch MOSFET 6 constituting the Darlington circuit are connected to a gate of an IGBT constituting the switching device 2.例文帳に追加

ダーリントン回路によってスイッチングデバイス２を駆動するようにし、ダーリントン回路を構成する第１ＰｃｈＭＯＳＦＥＴ５と第２ＰｃｈＭＯＳＦＥＴ６のドレインを共にスイッチングデバイス２を構成するＩＧＢＴのゲートに接続する。 - 特許庁

The transconductance of the D-type Pch MOS transistors MDPT1 and MDPT2 in a saturation region and the transconductance of the Pch MOS transistor MTP1 and MPT2 in a saturation region are set equal to each other.例文帳に追加

Ｄ型Ｐｃｈ ＭＯＳトランジスタＭＤＰＴ１及びＭＤＰＴ２の飽和領域でのトランスコンダクタンスとＰｃｈ ＭＯＳトランジスタＭＰＴ１及びＭＰＴ２の飽和領域でのトランスコンダクタンスが同一になるように設定される。 - 特許庁

A band gap reference circuit 30 is provided with an amplification part 31, Pch MOS (Metal Oxide Semiconductor) transistors PMT 2-4, a diode D1, a diode D11, a diode D1n, and resistors R1-6, and the reference voltage Vbgr is output from a drain of the Pch MOS transistor PMT4.例文帳に追加

バンドギャップリファレンス回路３０には、増幅部３１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２乃至４、ダイオードＤ１、ダイオードＤ１１、ダイオードＤ１ｎ、及び抵抗Ｒ１乃至６が設けられ、Ｐｃｈ ＭＯＳトランジスタＰＭＴ４のドレインから基準電圧Ｖｂｇｒが出力される。 - 特許庁

Differential delay cells DDC 1 to DDC 4, respectively include: load control parts 1; bias sources 2; Nch MOS transistors NMT 11; Nch MOS transistors NMT 12; Pch MOS transistor PMT 11; and a Pch MOS transistor PMT 12.例文帳に追加

差動遅延セルＤＤＣ１乃至ＤＤＣ４には、負荷制御部１、バイアス源２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１、及びＰｃｈ ＭＯＳトランジスタＰＭＴ１２がそれぞれ設けられる。 - 特許庁

A drain potential of the Pch transistor 31 is maintained at a power source potential VDD, during an ON period of the Pch transistor 31, and a drain potential of the Nch transistor 32 is maintained at a grounding potential GND, during an ON period of the Nch transistor 32.例文帳に追加

さらに、Ｐｃｈトランジスタ３１のオン期間中は、該Ｐｃｈトランジスタ３１のドレイン電位を電源電位ＶＤＤに維持し、Ｎｃｈトランジスタ３２のオン期間中は、該Ｎｃｈトランジスタ３２のドレイン電位を接地電位ＧＮＤに維持する。 - 特許庁

An HS-DSCH medium access control (MAC-ehs) entity receives MAC-ehs protocol data units (PDUs) via an HS-DSCH while in one of Cell_FACH, Cell_PCH, and URA_PCH states.例文帳に追加

ＨＳ−ＤＳＣＨ媒体アクセス制御（ＭＡＣ−ｅｈｓ）エンティティは、Ｃｅｌｌ＿ＦＡＣＨ状態、Ｃｅｌｌ＿ＰＣＨ状態およびＵＲＡ＿ＰＣＨ状態のうちの１つにある間にＨＳ−ＤＳＣＨを介してＭＡＣ−ｅｈｓプロトコルデータユニット（ＰＤＵ）を受信する。 - 特許庁

Thus, a threshold voltage Vth of the Pch MOSFET 5a is set so as to be high for the precharge period and low for the evaluate period, and a current leak when the Pch MOSFET 5a is turned off is low for the precharge period so as to attain energy saving.例文帳に追加

これにより、ＰｃｈＭＯＳＦＥＴ５ａの閾値電圧Ｖｔｈは、プリチャージ期間に高く、エバリュエート期間に低くなるように設定され、プリチャージ期間にはＰｃｈＭＯＳＦＥＴ５ａのオフ時の電流リークを低リーク化し、省エネルギー化することができる。 - 特許庁