「Phase locked loop」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

An optical phase locked loop circuit includes an optical coupler 12, a photo-electric transfer device 14, a loop filter 16, a VCO 18, and a single sideband modulation part 36.例文帳に追加

光カプラ12と、光電変換器14と、ループフィルタ16と、VCO 18と、単側波帯変調部36とを具えて構成される。 - 特許庁

In this semiconductor integrated circuit device, at the preliminary pull-in of a phase locked loop circuit 1, a phase difference detection circuit 8 detects a phase difference between reception data D and reference clock signals RS and outputs phase difference detection signals PD to a loop filter 5 to be locked.例文帳に追加

位相同期ループ回路１の予備引き込み時に、位相差検出回路８が受信データＤと基準クロック信号ＲＳとの位相差を検出し、位相差検出信号ＰＤをループフィルタ５に出力してロックさせる。 - 特許庁

To suppress occurrence of a phase jump of an output clock caused by an instantaneous phase jump of an input clock in a DPLL (digital phase locked loop) circuit.例文帳に追加

ＤＰＬＬ回路において、入力クロックの瞬間的な位相跳びによる出力クロックの位相跳びの発生を抑制する。 - 特許庁

The input timing signal (XIN) is used as an input signal and a corresponding output signal (XOUT) with locked phase is generated by a phase locked loop (7).例文帳に追加

フェーズロックドループ（７）はこの入力タイミング信号（Ｘ_IN）を入力信号として使用し、位相のロックされた対応する出力信号（Ｘ_OUT ）を発生する。 - 特許庁

To provide a phase detector for a PLL (phase-locked loop), minimizing a false lock between a frequency-division reference frequency signal and the signal from a loop frequency divider.例文帳に追加

分周基準周波数信号と、ループ分周器からの信号との虚偽ロックを最小限に抑えるPLLのための位相検出器を提供する。 - 特許庁

A semiconductor integrated circuit comprises a digital phase-locked loop ADPLL including phase comparators 10, 11, a digital loop filter 12, a digital control oscillator 13 and a feedback frequency divider 14.例文帳に追加

半導体集積回路は、位相比較器10、11、ディジタルループフィルタ12、ディジタル制御発振器13、フィードバック分周器14を含むディジタルフェーズロックドループADPLLを具備する。 - 特許庁

The phase comparator 18, a loop filter 19, a VCO (Voltage Controlled Oscillator) 20 and a frequency divider 21 configure a PLL (Phase Locked Loop) for generating the reference clock STC (System Time Clock) of 27 MHz.例文帳に追加

位相比較器１８、ループフィルタ１９、ＶＣＯ２０および分周器２１が２７ＭHzの基準クロックＳＴＣを生成するためのＰＬＬを構成する。 - 特許庁

Terminal equipment between the road and vehicles is provided with a phase locked loop system 9 having a loop generating a demodulation clock synchronized with the phase of a reception signal and a loop system control circuit 7-6 for controlling the phase locked loop system 9 on the basis of reference information including vehicle speed V.例文帳に追加

路車間通信端末装置は、受信信号の位相に同期した復調クロックを発生するループを有する位相同期ループ系９と、車両速度Ｖを含む参照情報に基づいて、位相同期ループ系９を制御するループ系制御回路７−６とを備える。 - 特許庁

The circuit can be used for producing an estimate of a desired phase of the clock signal for supply to a phase locked loop.例文帳に追加

回路は、フェーズロックループに供給するためクロック信号の所望位相の評価を生成するために使用できる。 - 特許庁

To provide a digital PLL (Phase-Locked Loop) frequency synthesizer capable of reducing power consumption, avoiding degradation in phase noise characteristics.例文帳に追加

位相雑音特性の劣化を回避し消費電力を低減するデジタルＰＬＬ周波数シンセサイザを提供する。 - 特許庁

To provide a phase-locked loop circuit which can suppress jitters of the phase generated from the output of its voltage-controlled oscillator.例文帳に追加

電圧制御発振器からの出力の位相のジッタを抑えることができる位相同期ループ回路を提供する。 - 特許庁

To provide a phase-locked loop type frequency synthesizer with a low noise while maintaining a high speed converging operation of phase synchronization.例文帳に追加

位相同期の高速な収束動作を維持しつつ、低雑音となる位相同期ループ形周波数シンセサイザを得る。 - 特許庁

To provide a digital phase-locked loop and a physical quantity detection sensor that implement phase locking in a simple configuration.例文帳に追加

簡単な構成で位相同期を行うことができるデジタル位相同期回路および物理量検出センサを提供する。 - 特許庁

A phase- locked loop (PLL) circuit includes the VCO of this type, controlled by a phase/ frequency detecting circuit.例文帳に追加

位相ロックループ（“ＰＬＬ”）回路は位相／周波数検出回路によって制御されるこの種のＶＣＯを含んでいる。 - 特許庁

To solve a problem of a conventional phase locked loop device that cannot ensure the tracking performance when the stability of phase locking with an external clock is too much emphasized.例文帳に追加

外部クロックとの位相同期をとる安定性を重視しすぎると、その追従性を確保することができない。 - 特許庁

The circuit includes simpler circuit arrangement, compared with the conventional one for obtaining a bit clock using analog PLL (phase locked loop) circuit.例文帳に追加

アナログＰＬＬ回路を用いてビットクロックを得るものに比べて、簡単な回路構成となる。 - 特許庁

To provide a system and a method for generating a reset signal in a phase-locked loop (PLL) circuit.例文帳に追加

フェーズ・ロックド・ループ（ＰＬＬ）回路内でリセット信号を発生するシステム及び方法を提供する。 - 特許庁

To provide a phase locked loop circuit with less jitter, where flexibility of selection of a frequency division ratio is high.例文帳に追加

分周比選択に融通性が高く、ジッタの少ない位相同期ループ回路を提供する。 - 特許庁

1st and 2nd filters 16a and 16b of different characteristics are added to a PLL(phase locked loop) circuit.例文帳に追加

ＰＬＬ回路に、特性の相違する第一及び第二のフィルタ１６ａ，１６ｂを設ける。 - 特許庁

This phase locked loop circuit comprises a timing recovery block and a carrier recovery block.例文帳に追加

復調装置の位相ロックループ回路にはタイミング回復ブロックとキャリア回復ブロックとが含まれる。 - 特許庁

PHASE-LOCKED LOOP CIRCUIT HAVING AUTOMATIC REGULATOR OF FREE-RUNNING FREQUENCY OF VOLTAGE-CONTROLLED OSCILLATOR例文帳に追加

電圧制御発振器の自走周波数の自動調整機能を有する位相ロックループ回路 - 特許庁

The phase-locked loop generates a mean time value continuously from the time differences of all the faucets of a polygon.例文帳に追加

フェーズロックループはポリゴンの全てのファセットの時間差から、平均時間値を連続的に生成する。 - 特許庁

The local oscillator is constituted of a phase-locked loop including frequency dividers 40 and 44.例文帳に追加

局部発振器は、周波数分周器４０及び４４を含んだフェーズロックループから構成される。 - 特許庁

A frequency synthesizer consisting of a phase locked loop(PLL) is provided with a fraction frequency divider 28.例文帳に追加

位相同期ループ（ＰＬＬ）で構成された周波数シンセサイザに、分数分周器２８を設ける。 - 特許庁

To obtain a stable synchronous clock by improving output jitter in a digital phase-locked loop circuit.例文帳に追加

ディジタル位相同期ループ回路において出力ジッタを改善して安定な同期クロックを得ること。 - 特許庁

To provide a phase-locked loop circuit which can enhance both a locking speed and stability simultaneously.例文帳に追加

ロックスピードと安定度との両者を同時に高めることができるフェイズロックループ回路を得る。 - 特許庁

OPTICAL RECEIVER, PHASE-LOCKED LOOP CIRCUIT, VOLTAGE CONTROLLED OSCILLATOR AND FREQUENCY RESPONSE VARIABLE AMPLIFIER例文帳に追加

光受信器、位相同期ループ回路、電圧制御発振器および周波数応答可変増幅器 - 特許庁

On the basis of the comparison of the moving average and a threshold, it is determined whether the phase locked loop circuit is converged to a locked state.例文帳に追加

この移動平均と閾値との比較に基づいて、フェーズロックドループ回路がロック状態に収束したか否かの判定を行う。 - 特許庁

To shorten the lock up time of a phase-locked loop at change of frequency, without having to switch loop constitution.例文帳に追加

ループ構成を切り替えることなく、周波数変更時における位相同期ループのロックアップタイムを短縮することを目的とする。 - 特許庁

To disclose a semiconductor device that includes an adaptive phase-locked loop with improved loop stability and a faster locking rate.例文帳に追加

向上されたループ安定度とより早いロッキング率を有する適応的位相同期ループを含む半導体装置を公開する。 - 特許庁

The delay-locked loop is controlled by the phase control signal, locks the phase of the internal clock signal with the phase of the input signal, and generates a recovery locking signal.例文帳に追加

遅延同期ループは、前記内部クロック信号の位相を前記入力信号の位相に同期させて復元同期信号として発生する。 - 特許庁

A phase difference integrator 11 integrates the phase difference between an input reference signal and the feedback signal of a phase-locked loop for M times (M≥2).例文帳に追加

【解決手段】位相差積算部１１は，入力基準信号と位相同期ループの帰還信号との位相差をＭ回分（Ｍ≧２）積算する。 - 特許庁

While, a PLL circuit (Phased Locked Loop) being a phase control circuit is built in a controller 12B as the slave side, and the synchronizing signal 15 outputted from the controller 12A is inputted.例文帳に追加

一方、スレーブ側であるコントローラ１２Ｂには位相制御回路であるＰＬＬ回路（Phase Locked Loop）が内蔵され、かつコントローラ１２Ａから出力された同期信号１５が入力されるようになっている。 - 特許庁

Charge currents in a charge pump of a phase locked loop are equalized by controlling one of DC current sources by using a feedback signal generated from a common mode voltage of a fully differential phase locked loop filter.例文帳に追加

フェイズロックループのチャージポンプにおけるチャージ電流を、全差動フェイズロックループフィルタのコモンモード電圧から生成されるフィードバック信号を用いて直流電流源の１つを制御することにより等化する。 - 特許庁

To provide a delay locked loop circuit which can be controlled according to PVT conditions by changing a delay line and generating a clock having a phase quicker than an output clock of the delay locked loop.例文帳に追加

遅延ラインを変更してＤＬＬの出力クロックよりも速い位相を有するクロックを生成することで、ＤＬＬをＰＶＴ条件に合せて制御できる。 - 特許庁

To provide phase-error combination logic for a multi-channel data detection system with a phase locked loop for each channel.例文帳に追加

各チャネル用のフェーズ・ロック・ループを有するマルチチャネル・データ検出システムの位相エラー組み合わせ論理を提供することにある。 - 特許庁

To provide a dual loop phase locked loop device(PLL) with low power consumption that is suitably integrated into a silicon monolithic integrated circuit.例文帳に追加

本発明は、シリコンモノリシック集積回路に組み込むのに適し、低消費電力のデュアルループ位相同期ループ装置（ＰＬＬ）を提供する。 - 特許庁

A means (8) to measure drift transfer of the remaining phase is provided and affects to a transmission functional band of the phase of the phase locked loop output (7) (23, 9, 10).例文帳に追加

残留位相のドリフト移動を測定する手段（８）が設けられ、フェーズロックドループ出力（７）の位相の伝達関数バンドに作用する（２３、９、１０）。 - 特許庁

Phase-locked loop (PLL) circuitry may be needed for operation of such receiver and/or transmitter circuitry.例文帳に追加

ＰＬＬ回路網は、そのような受信機および／または送信機回路網の動作に必要であり得る。 - 特許庁

PHASE LOCKED LOOP CIRCUITS, OFFSET PLL TRANSMITTERS, HIGH FREQUENCY INTEGRATED CIRCUITS FOR COMMUNICATION AND RADIO COMMUNICATION SYSTEMS例文帳に追加

位相同期ループ回路、オフセットＰＬＬ送信機、通信用高周波集積回路及び無線通信システム - 特許庁

METHOD AND APPARATUS FOR ACHIEVING 50% DUTY CYCLE ON OUTPUT VCO OF PHASE LOCKED LOOP例文帳に追加

位相同期ループの出力ＶＣＯにおいて５０％デューティサイクルを達成するための方法および装置 - 特許庁

A signal input section (21) of the amplifier (2) is connected to an output section (61) of the phase-locked loop (6).例文帳に追加

増幅装置（２）の信号入力部（２１）は、位相ロックループ（６）の出力部（６１）に接続されている。 - 特許庁

A PWM controller comprises an input node operable to receive a reference signal and a phase-locked loop (PLL).例文帳に追加

ＰＷＭコントローラは、基準信号を受信する入力ノードと、位相ロックループ（ＰＬＬ）とを備えている。 - 特許庁

To provide a self-bias phase-locked loop circuit and its self-bias method which is insensitive to process changes.例文帳に追加

工程変化に鈍感なセルフバイアス位相同期ループ回路及びそのセルフバイアス方法を提供する。 - 特許庁

To provide a phase-locked loop circuit highly accurately controlling the frequency of an output clock signal.例文帳に追加

出力クロック信号の周波数を高精度で制御することができる位相ロックループ回路を提供する。 - 特許庁