「Phase locked loop」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

To provide a PLL (Phase-Locked Loop) circuit capable of flexibly coping with a difference in a jitter environment or characteristics of a voltage control oscillator, by easily changing the parameter of a gradient of voltage control in response to the difference in the jitter environment or the characteristics of the voltage control oscillator.例文帳に追加

ジッタ環境や電圧制御発振器の特性の差異に応じて、電圧制御発振器への電圧制御勾配のパラメータ変更を容易に行うことができ、ジッタ環境や電圧制御発振器の特性の差異に柔軟に対応できるＰＬＬ回路を提供する。 - 特許庁

To prevent operation from being made to be unstable by temperature, in a PLL (phase locked loop) apparatus which specifies whether an amplitude level of a reference frequency signal from the outside is settled within a proper range, and supplies a control voltage to a voltage controlled oscillator in accordance with whether the amplitude level is inside or outside of the proper range.例文帳に追加

外部からの基準周波数信号の振幅レベルの適正範囲内を特定し、その適正範囲の内外に応じて電圧制御発振器に制御電圧を供給するＰＬＬ装置において、温度により動作が不安定になることを防ぐこと。 - 特許庁

Hereby, the parallel control signal inputted through the parallel input terminal 12 is selected by a control signal selection circuit 14 and imparted to a PLL (phase locked loop) circuit 3, and the oscillation frequency of the VCO 1 which is an inspection object is changed, and the oscillation frequency variable region is confirmed.例文帳に追加

よって、このパラレル入力端子１２を介して入力されるパラレル制御信号が制御信号選択回路１４で選択されて、ＰＬＬ回路３に与えられ、検査対象となるＶＣＯ１の発振周波数が変更されて、発振周波数可変域が確認される。 - 特許庁

Then, in the state of fixedly controlling the running speed of the recording medium 2, a frequency signal generated accompanying the rotation or the movement of the head 4 is detected, and the signal after passing it through a phase locked loop circuit 7 is used as a synchronizing signal, and the information is recorded in the recording medium 2.例文帳に追加

そして、記録媒体２の走行速度を一定に制御した状態で、ヘッド４の回転又は移動に伴って発生される周波数信号を検出し、これを位相同期ループ回路７に通した後の信号を同期信号として用いて記録媒体２に情報を記録する。 - 特許庁

A control part 50 detects output signal levels from the first to third filters 92 to 94 and controls the opening/closing of switches 104 to 106 so as to input an output signal including a video carrier of the desired wave to a PLL (phase locked loop) circuit 107 on the basis of the detection result.例文帳に追加

そして、第１〜第３フィルタ９２〜９４からの出力信号レベルを制御部５０で検出し、その検出結果に基づき、希望波の映像搬送波が含まれる出力信号がＰＬＬ回路１０７に入力するように、スイッチ１０４〜１０６の開閉を制御する。 - 特許庁

On the other hand, after finishing synchronization of the second code, the accumulation period of the correlation processing of carrier and the correlation processing of the first code is switched to an accumulation period of correlation processing longer than a bit period of the second code while carrier tracking is switched from Costas to PLL (phase locked loop).例文帳に追加

また、第２コードの同期の完了後に、キャリアの相関処理及び第１コードの相関処理における加算期間を第２コードのビット周期より長い相関処理の加算期間に切替えると共に、キャリア追尾をコスタスからＰＬＬに切替えることを特徴とする。 - 特許庁

The phase locked loop includes an integrator 640 that processes N sample blocks to average a mean value of N symbols and a means that outputs the mean value of the N symbols to the timing recovery block and the carrier recovery block by each time NT (where T is an interval between samples).例文帳に追加

位相ロックループには、Ｎ個のシンボルの平均値を出すためのＮサンプル・ブロックを処理するための積分器６４０と、ＮＴ時間毎に(但しＴはサンプルのインタバルである)タイミング回復ブロックとキャリア回復ブロックに対してＮ個のシンボルの平均値を出力する手段とが含まれる。 - 特許庁

In this phase locked loop(PLL) provided with a digital control oscillator(DCO) 300, the DCO 308 receives a digital control signal generated by the PLL and an oscillator clock signal generated externally and generates an output signal with a higher frequency than that of the oscillator clock signal.例文帳に追加

デジタル制御発振器（ＤＣＯ）３０８を備えた位相同期ループ（ＰＬＬ）であり、ＤＣＯ３０８が、ＰＬＬによって生成されたデジタル制御信号と、外部生成された発振器クロック信号とを受信して、発振器クロック信号のものよりも大きな周波数を持つ出力信号を生成する。 - 特許庁

The audio reproduction circuit 40 comprises a PLL (Phase Locked Loop) circuit 44 for generating an audio master clock MCK by multiplying and frequency dividing the VCK, a circuit 42 for counting the number of MCK in one frame, and a period regulation circuit 41 for generating an audio bit clock BCK from a predetermined number of MCK.例文帳に追加

このオーディオ再生回路４０は、ＶＣＫを逓倍し、分周してオーディオ・マスタ・クロックＭＣＫを生成するＰＬＬ回路４４と、１フレームにおけるＭＣＫ数をカウントするカウント回路４２と、所定数のＭＣＫからオーディオ・ビット・クロックＢＣＫを生成する周期調整回路４１とを有する。 - 特許庁

Accordingly, the phase-locked loop circuit can limit a variable region of a control voltage Vc, which includes a control voltage V0 making a voltage- controlled oscillator 21 in locked state, to a desired range, thereby the oscillating frequency of which the voltage-controlled oscillator 21 corresponds to a variation of a voltage signal from a low-pass filter circuit 3 can be limited to a desired range.例文帳に追加

したがって、抵抗器２３，２４の抵抗値Ｒ２，Ｒ３の設定に応じて、電圧制御発振器２１がロック状態になる制御電圧Ｖ０を含む、制御電圧Ｖｃの可変領域を所望範囲に制限することができ、その結果、ローパスフィルタ回路３からの電圧信号の変化に対する電圧制御発振器２１の発振周波数を所望範囲に制限することができる。 - 特許庁

The phase-locked loop has: an oscillator that generates a signal having a frequency corresponding to the detected symbol rate; a complex multiplier that multiplies the post-nonlinear-processing digital modulation signal and a signal generated by the oscillator and outputs a multiplication result; and a loop filter that smoothes the multiplication result and outputs the smoothed multiplication result as the detected symbol rate.例文帳に追加

前記位相同期ループは、検出シンボルレートに応じた周波数の信号を生成する発振器と、前記非線形処理後のデジタル変調信号と前記発振器で生成された信号とを乗算し、乗算結果を出力する複素乗算器と、前記乗算結果を平滑化し、平滑化された前記乗算結果を前記検出シンボルレートとして出力するループフィルタとを有する。 - 特許庁

In this digital signal processing circuit which samples input analog signals using a sampling circuit 34 and outputs digital signals, using a signal made by multiplying an input reference signal at a PLL(phase-locked loop) circuit 32 as a sampling clock, a delay circuit 33 for phase adjustment between the signal made by multiplication of the input reference signal and the sampling clock is inserted in front of the PLL circuit 32.例文帳に追加

入力基準信号をＰＬＬ回路３２で逓倍した信号をサンプリングクロックとして用いて、入力アナログ信号をサンプリング回路３４でサンプリングしてディジタル信号を出力するディジタル信号処理回路において、入力基準信号を逓倍した信号とサンプリングクロックとの位相を調整するための遅延回路３３をＰＬＬ回路３２の前段に挿入してなるものである。 - 特許庁

To provide a circuit that demodulates an intermediate frequency video signal VZF where an output signal of a controllable oscillator 12 placed in a phase locked loop 5 formed as a Costas loop and the intermediate frequency video signal VZF are coupled in a video demodulator 1, that can always supply a demodulated video signal with a prescribed polarity even on the occurrence of excess modulation caused in the intermediate frequency video signal.例文帳に追加

コスタスループとして形成された位相同期ループ５の中に配置された制御可能発振器１２の出力信号と中間周波数ビデオ信号ＶＺＦとがビデオ復調器１に結合される中間周波数ビデオ信号を復調する回路において、中間周波数ビデオ信号中に発生する過剰変調時にも、所定の極性を持つ復調済みビデオ信号を常に供給するようにさせる。 - 特許庁

An optically isolated circuit device includes a first opto-isolator circuit that is driven by a first clock signal, and the output of the first opto-isolator circuit is used to drive a phase-locked loop (PLL) that is configured to synthesize a second clock signal having a frequency that is a multiple of the first clock signal frequency.例文帳に追加

光絶縁回路装置は第１のクロック信号によって駆動される第１のオプトアイソレータ回路を含み、第１のオプトアイソレータ回路の出力は、第１のクロック信号周波数の倍数である周波数を有する第２のクロック信号を同期させるように構成された位相ロックループ（ＰＬＬ）を駆動するために使用される。 - 特許庁

A control circuit 19 controls first and second switches 15, 16 to operate a phase-locked loop, and each time when a local oscillation signal whose frequency corresponds to a specified channel is generated by a VCO 13, acquires voltage signal data from an A/D converter 17 and stores the data as preset voltage data.例文帳に追加

制御回路１９は、まず、第１及び第２のスイッチ１５、１６を制御して位相同期ループを作動させ、所定のチャネルに対応した周波数の局部発振信号がＶＣＯ１３により生成されるごとに、Ａ／Ｄ変換器１７から電圧信号データを取り込み、プリセット電圧データとして記憶する。 - 特許庁

To provide a phase locked loop oscillation circuit that smoothly locks together a synchronizing signal of a received image signal even on the occurrence of a VTR signal whose horizontal synchronizing signal is partially changed or of switching of input image signal at a transmitter side and generates a sampling clock so as not to cause a reproduction error at a decoder of a receiver side.例文帳に追加

送信側で、水平同期が部分的に変化するＶＴＲの信号又は入力画像信号の切替え等が発生しても、引き込みを円滑に行い且つ受信側で復号化装置に再生エラーが発生しないように標本化クロックを発生する標本化回路の位相同期発振回路を提供する。 - 特許庁

In the hard macros (for example, RAM 1, PLL (phase locked loop) circuit 2) 1, 2 constituting portions of the semiconductor integrated circuit 3 disposed on a semiconductor chip 5, wiring 11a-11f, 21a-21f passing through the inside of the hard-macros 1, 2 is prearranged before the hard-macros 1, 2 are disposed on the semiconductor chip 5.例文帳に追加

半導体チップ５上に配されて半導体集積回路３の一部を構成するハードマクロ（例えば、ＲＡＭ１、ＰＬＬ回路２）１，２には、該ハードマクロ１，２の内部を通過する通過配線１１ａ〜１１ｆ、２１ａ〜２１ｆが、該ハードマクロ１，２の半導体チップ５上への配置前に予め施されている。 - 特許庁

The frequency error combination logic comprises receiving frequency error information with respect to each channel; combination logic configured to combine the received frequency error information and generate a combined phase error, weighting the received frequency error information from each channel; and a frequency error output configured to apply the combined frequency error to at least one channel phase locked loop.例文帳に追加

この周波数エラー組み合わせ論理は、各チャネルに関する周波数エラー情報を受信することと、受信周波数エラー情報を結合し、結合された位相エラーを生成し、各チャネルからの受信周波数エラー情報に重みを付けるように構成された組み合わせ論理と、結合された周波数エラーを少なくとも１つのチャネル・フェーズ・ロック・ループに適用するように構成された周波数エラー出力とを含む。 - 特許庁

This up-converter 10 modulates a high frequency input signal RF into a higher intermediate frequency output signal IF, and consists of a mixer circuit 11 comprising a high frequency amplifier RF-AMP, a local frequency amplifier LO-AMP, and a mixer MIX, of a local oscillation circuit OSC and of a phase locked loop circuit PLL.例文帳に追加

アップコンバータ１０は、高周波入力信号ＲＦを、より高い中間周波出力信号ＩＦに変調するものであって、高周波増幅器ＲＦ−ＡＭＰ、局部周波増幅器ＬＯ−ＡＭＰ、及び混合器ＭＩＸで構成される混合回路１１と、局部発振回路ＯＳＣと、位相同期ループ回路ＰＬＬとからなる。 - 特許庁

To provide a PLL(Phase Locked Loop) control method and a PLL circuit which can solve a problem of an unstable output of a voltage controlled oscillator when the frequency of an input signal is not within a variable range of the voltage controlled oscillator or when the input signal is absent and which can give a stable output even when the input signal includes sudden fluctuations.例文帳に追加

従来の入力信号の周波数が電圧制御発振器の可変範囲でない場合や、入力信号がない場合に、電圧制御発振器の出力が安定しないという問題点を解決し、入力信号に突発的な変動があっても安定した出力を得られるＰＬＬ制御方法及びＰＬＬ回路を提供する。 - 特許庁

A procedure for fixing time constant of filters incorporated in a RF(radio frequency) ripple signal generating circuit 8 and a tracking error signal generating circuit 9 after detecting out of lock of a PLL(phase locked loop) 5 by a microcomputer 11, and a procedure for switching time constant of a waveform equalizing circuit 3 after track-on are made unnecessary.例文帳に追加

ＰＬＬ５のロック外れをマイコン１１が検出してからＲＦリップル信号生成回路８、トラッキングエラー信号生成回路９の内蔵フィルタの時定数を固定にするまでの手順と、トラックオンしてから波形等化回路３の時定数を再生線速度追従に切り替える手順を不要にすることで、シークの所要時間の短縮が可能となる。 - 特許庁

A crystal oscillator includes: a tuning fork crystal vibrator; an oscillation circuit including a temperature compensation circuit for continuously correcting an oscillation frequency change caused by the temperature of the vibrator, in a time domain; and a plurality of PLL (Phase-Locked Loop) circuit outputting a high frequency clock signal with the output of the oscillation circuit as source oscillation.例文帳に追加

本発明の水晶発振器は、音叉型水晶振動体と、この振動体の温度による発振周波数の変化を、時間領域で連続的に補正するための温度補償回路を含んだ発振回路とを備え、この発振回路の出力を源振として高周波クロック信号を出力する、複数のＰＬＬ（フェイズロックループ）回路を備える。 - 特許庁

Additionally, error signal combination logic comprises receiving error information of a signal relevant to a phase locked loop with respect to each channel; combination logic configured to combine the received error signal information and generate a combined error signal, weighting the received error signal information from each channel, for example with reliability information.例文帳に追加

さらに、エラー信号組み合わせ論理は、各チャネルに関するフェーズ・ロック・ループに関連する信号のエラー情報を受信することと、受信エラー信号情報を結合し、結合されたエラー信号を生成し、たとえば、信頼性情報により、各チャネルからの受信エラー信号情報に重みを付けるように構成された組み合わせ論理とを含む。 - 特許庁

Further, the oscillation frequency of a high-frequency oscillation machine 12 for supplying a sinusoidal high-frequency voltage to the counter electrodes 2 is made to follow up the resonance frequency of a load side resonance circuit by a PLL (Phase Locked Loop) circuit 15 to prevent the distortion of the supply voltage and to suppress the generation of the microarcs by a steep noise component, thereby continuously forming the stable plasma.例文帳に追加

さらに、対向電極２に正弦波高周波電圧を供給する高周波発振機１２の発振周波数を、ＰＬＬ回路１５によって負荷側共振回路の共振周波数に追従させ、供給電圧の歪を防止し、急峻なノイズ成分によるマイクロアークの発生を抑止し、安定したプラズマを継続的に生成する。 - 特許庁

To provide a digital information processing device with a digital signal reproducing circuit equipped with a clock control circuit, wide in frequency pull-in range and short in the pull-in time, in a phase-locked loop (PLL) configuration to increase the gain using an over-sampling method in order to reduce the operation delay time to occur in a digital PLL.例文帳に追加

デジタル方式のＰＬＬで発生する演算遅延時間を短縮するためにオーバーサンプリング方式を用いてゲインを高めるＰＬＬ構成において、周波数引込み範囲が広く、しかも引き込み時間が短いクロック制御回路により構成されたデジタル信号再生回路を備えたデジタル情報処理装置を提供する。 - 特許庁

To provide a phase locked loop capable of generating a regenerative clock with high accuracy, further preventing the regenerative clock from being an unstable state (jitter) near 0 phase difference and generating a stable regenerative clock even when an interference wave is included in a synchronizing signal into which a synchronizing signal is periodically inserted.例文帳に追加

従来の位相同期回路では、混信波があると、同期動作の不良を引き起こすという問題点があり、また、混信条件下でも高精度な再生クロックを得るよう提案された位相同期回路では、レベル最大値の検出誤差によりレベル最大値アドレスがばらつき、位相差０付近で再生クロックが不安定（ジッタ）になるという点についての配慮が不十分であったため、ジッタを防ぎ、安定した再生クロックを生成する位相同期回路を提供する。 - 特許庁

The phase synchronization apparatus includes an oscillator gain setting member configured to discriminate a frequency by sequentially delaying an input clock after dividing the input clock at a prescribed division ratio and to generate an oscillation gain setting signal by using discriminated frequency information, and a phase locked loop (PLL) circuit configured to oscillate an output clock having a frequency corresponding to the oscillation gain setting signal in response to the input clock.例文帳に追加

本発明の位相同期装置は、入力クロックを所定の分周比で分周した後、順次遅延させる動作により周波数を判別し、前記判別された周波数情報を用いて発振器ゲイン設定信号を生成する発振器ゲイン設定手段と、前記入力クロックに応じて、前記発振器ゲイン設定信号に対応する周波数を有する出力クロックを発振させるＰＬＬ回路を含むことを特徴とする。 - 特許庁

In the frequency direct modulator performing frequency modulation by applying a voltage dependent on transmission data (DATA) to the control terminals V1 and V2 of a voltage controlled oscillator 24 not through a phase locked loop 6, temperature dependency of the terminal voltage at the time of PLL and of the unlocked modulation voltage is set to conform with the temperature dependency of a varicap diode.例文帳に追加

フェイズ・ロックト・ループ６を介さずに、送信データＤＡＴＡに依存した電圧を電圧制御発振器２４の制御端子Ｖ１，Ｖ２に与えて周波数変調を行う周波数直接変調装置において、ＰＬＬロック時の端子電圧とオープン後の変調電圧のそれぞれの温度依存性をバリキャップダイオードの温度依存性に合うように設定したことを特徴としている。 - 特許庁

To provide a magnetic bearing control device and method allowing the frequency of external force to pass through a critical speed even when the external force different from the rotational frequency of a rotor acts, advancing the phases of frequency bands except rotation synchronous components, not missing tracking even when acceleration and deceleration of a rotating body are fast, and not requiring a PLL (Phase Locked Loop) for extracting the rotation synchronous components.例文帳に追加

ロータの回転周波数と異なる外力が作用する場合でも、その外力の周波数を危険速度を通過させることができ、回転同期成分以外の周波数帯域の位相を進めることができ、回転体の加減速が早い場合でもトラッキングが外れることがなく、回転同期成分を抽出するＰＬＬ（フェーズロックドループ）が不要である磁気軸受制御装置と方法を提供する。 - 特許庁

The encryption processing circuit 100 includes: a phase locked loop circuit 101 for receiving input of external clock signals from the outside and generating internal clock signals synchronized with the inputted external clock signals by executing feedback control; and a round processing circuit 102 which is configured to be operated in synchronism with the generated internal clock signals and encrypts the inputted information by repeatedly executing the round processing.例文帳に追加

暗号化処理回路１００は、外部から外部クロック信号が入力され、フィードバック制御を行うことにより、当該入力された外部クロック信号と同期した内部クロック信号を生成する位相同期回路１０１と、上記生成された内部クロック信号に同期して作動するように構成され、且つ、上記ラウンド処理を繰り返し実行することにより、上記入力された情報を暗号化するラウンド処理回路１０２と、を備える。 - 特許庁