「Phase locked loop」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

The loop 43 is held in a phase-locked state when the error signal 57 is in a predetermined range.例文帳に追加

制限信号はその位相ロックループの基準信号と位相比較され、ロック信号成分の周波数を操作する為の誤差信号が生成される。 - 特許庁

An error compensation output is configured to apply the combined, weighted error signal to at least one channel phase locked loop.例文帳に追加

エラー補償出力は、結合され重みが付けられたエラー信号を少なくとも１つのチャネル・フェーズ・ロック・ループに適用するように構成される。 - 特許庁

To provide a PLL(phase locked loop) circuit capable of extracting a lock signal having not many accompanying jitters from a reproduced signal the resolution of which is deteriorated.例文帳に追加

分解能が低下した再生信号から追従ジッタの少ないクロック信号を抽出することができるＰＬＬ回路を提供する。 - 特許庁

The semiconductor device is provided the substrate of which has a circuit (a phase locked loop circuit, PLL circuit) which outputs the signal of accurate frequency.例文帳に追加

基板上に、正確な周波数の信号を出力する回路（フェーズ・ロックド・ループ回路、ＰＬＬ回路）を設けた半導体装置を提供する。 - 特許庁

To provide a phase locked loop circuit and a semiconductor integrated circuit of low power consumption capable of accurately determining an operation state.例文帳に追加

動作状態を正確に判定することができ、かつ低消費電力の位相同期ループ回路および半導体集積回路を提供する。 - 特許庁

An apparatus for implementing a digital phase-locked loop includes a voltage-controlled oscillator that generates a primary clock signal in response to a VCO control voltage.例文帳に追加

デジタル位相ロックループを実施する装置は、ＶＣＯ制御電圧に応答して１次クロック信号を発生する電圧制御式発振器を含む。 - 特許庁

To provide a method for starting a data phase locked loop (PLL) in executing seek and a related device for solving various problems of a conventional technology.例文帳に追加

従来の技術による諸問題を解決するため、シーク中にデータ位相ロックループ（ＰＬＬ）を起動する方法と関連装置を提供する。 - 特許庁

To provide a phase-locked loop (PLL) circuit capable of reducing a phase error amount, without being restricted in a value of a period of a sampling clock, for a horizontal synchronizing signal to be input.例文帳に追加

入力される水平同期信号に対して、サンプリングクロックの周期の値に制約されることなく、位相誤差量を低減することができるフェーズロックドループ回路を提供する。 - 特許庁

To provide a phase locked loop(PLL) circuit that further decreases the sensitivity of a voltage controlled oscillator whose oscillated frequency output is controlled in the PLL circuit to obtain the oscillated output with high signal purity and less phase noise.例文帳に追加

ＰＬＬ回路で制御する電圧制御発振回路感度を更に小さくして、位相ノイズの少ない信号純度の高い、発振出力を得ることができるＰＬＬ回路をえる。 - 特許庁

To provide a phase locked loop (PLL) circuit which is excellent in performance such as phase error and frequency accuracy, is inexpensive, and utilizes a voltage controlled oscillator (VCO) having a wide control voltage input range.例文帳に追加

位相誤差および周波数精度等の性能に優れ、かつ低価格で、広い制御電圧入力範囲を持つ電圧制御発振器を利用したＰＬＬ回路を提供する。 - 特許庁

To provide an information recording and reproducing device which makes PLL(phase locked loop) wide-band without being affected by a delay element and can realize stable phase locking with good followup ability to a sample value series.例文帳に追加

遅延要素の影響を受けずにＰＬＬを広帯化し、サンプル値系列に対し良好な追従性で安定な位相同期を実現可能な情報記録再生装置を提供する。 - 特許庁

To provide a semiconductor device which secures a phase margin by applying a digital compensation circuit advantageous in process migration in order to maintain characteristics while reducing the area of a phase locked loop circuit.例文帳に追加

位相同期回路の面積を低減しつつ特性を保持するために、プロセスマイグレーションに利点のあるデジタル補償回路を適用し、位相余裕を確保する半導体装置を提供する。 - 特許庁

In the signal processing circuit 10, provided with the PLL(phase- locked loop) circuit 30 that receives reproduction data resulting from digitizing a reproduced signal via the 1st equalization circuit 10, the 1st equalization circuit 10 is configured with a transverse filter 13.例文帳に追加

再生信号をデジタル化した再生データが第１の等化回路１０を介して入力されるフェーズロックドループ(PLL:Phase Locked Loop) 回路３０を備える信号処理回路１００において、上記第１の等化回路１０をトランスバーサルフィルタ１３にて構成する。 - 特許庁

To provide a PLL(phase locked loop) circuit that detects a steady-state phase error with a simple logic so as to automatically correct the error without the need for a steady-state phase error correction circuit of a complicated structure.例文帳に追加

本発明は、複雑な構造の定常位相誤差補正回路を使用せず、簡単なロジックで定常位相誤差を検出し、自動的に誤差を補正するＰＬＬ（フェーズロックドループ）回路を提供することを目的とする。 - 特許庁

A delay-locked loop(DLL) 12 generates the clocks CLK1 to 16 of 16 phases, based on differential clocks CLKc and CLKd whose phase are controlled by the phase control circuit 11, and the clocks are supplied to a phase comparator PD2.例文帳に追加

位相制御回路１１により位相制御された差動クロックＣＬＫｃ、ＣＬＫｄを元に、遅延ロックループ（ＤＬＬ）１２は、１６相のクロックＣＬＫ１〜１６を生成し、これを位相比較器ＰＤ２に供給する。 - 特許庁

A clock control part 30 of the clock generation circuit adjusts PLL(phase-locked loop) so that a phase of a rectangular signal and a phase of a digital input signal are appropriately fitted to each other and outputs it to a main signal processing circuit as the clock.例文帳に追加

クロック生成回路のクロック制御部３０は、矩形波信号の位相とデジタル入力信号の位相とが適切に合致するようにＰＬＬ調整してクロックとして主信号処理回路に出力する。 - 特許庁

By a detection circuit 12, wobble data superimposed with the address information to be recorded by the phase modulation are monitored to detect the period during a phase modulated part of the wobble data is inputted to a PLL (phase locked loop) circuit 13.例文帳に追加

検出回路１２は、位相変調によって記録されるアドレス情報が重畳されたウォブルデータを監視し、該ウォブルデータの位相変調部分がＰＬＬ回路１３へ入力される期間を検出する。 - 特許庁

To provide a digital PLL(phase locked loop) circuit which never cause vibration phenomenon to a steady phase difference by a time constant of an integration circuit, can reduce the steady phase difference and improves both transient and steady response characteristics.例文帳に追加

積分回路の時定数によって定常位相差に振動現象を発生させず、定常位相差を低減し、かつ過渡応答特性および定常特性が良好であるＰＬＬ回路を提供する。 - 特許庁

A phase detector (1) of the phase-locked loop gives 1st and 2nd impulses to a charge pump (2) periodically, the impulses have an emission time, depending on a phase ratio of input signals of the phase-locked loop and ring filters (3a, 3b) respectively control increase or decrease in the circuit output.例文帳に追加

位相検出器（１）が第１及び第２インパルスを電荷ポンプ（２）に周期的に与え、該インパルスはフェーズロックドループの入力信号間の位相比に依存した放出時間を有し、リングフィルター（３ａ，３ｂ）により回路出力の増加又は減少をそれぞれ制御するような種類のフェーズロックドループにおいて、定格条件にて誤差信号をリセットする電荷ポンプ（２）が与えられる。 - 特許庁

This clock reproducing device has a phase locked loop for receiving a transmitted data signal and generating an output clock signal, and a frequency detection circuit 10 for receiving output clock and reference clock and generating a frequency error signal, and adds the frequency error signal to the phase error signal of the phase locked loop when the frequency error signal is large.例文帳に追加

伝送されたデータ信号を受信し、出力クロック信号を生成する位相ロックループと、前記出力クロックおよび基準クロックをを受信し周波数誤差信号を生成する周波数検出回路１１０を有し、周波数誤差信号が大きい場合は前記位相ロックループの位相誤差信号に周波数誤差信号を加算する。 - 特許庁

To reduce EMI in a reception band based on a higher harmonics of a clock signal generated from a phase locked loop circuit in a portable telephone device or the like.例文帳に追加

携帯電話装置等において、位相同期ループ回路から発生するクロック信号の高調波に基づく受信帯域内のＥＭＩを低減する。 - 特許庁

To provide an optical disk device capable of performing a high speed access by making a PLL(phase-locked loop) quickly pulled in without generating a pseudo lock of first frequency control.例文帳に追加

第１周波数制御の擬似ロックを発生させることなく、ＰＬＬをすばやく引き込ませて、高速なアクセスを行える光ディスク装置を提供する。 - 特許庁

To provide a digital processing phase locked loop circuit that can reduce a synchronization lock time required when a frequency deviation takes place in a built-in oscillator.例文帳に追加

ディジタルプロセッシング位相同期ループ回路において、内蔵する発振器に周波数ズレが生じた場合にかかる同期引き込み時間を短縮する。 - 特許庁

To provide a coherent optical communications device which does not require an optical phase-locked loop to frequency-synchronize local oscillation light with a received modulated optical signal.例文帳に追加

受信する変調光信号に局発光を周波数同期させるための光位相ロックループを必要としないコヒーレント光通信装置を提供する。 - 特許庁

To provide a method and apparatus for detecting jitter of a phase locked loop (PLL), which is capable of detecting a jitter level of the PLL even without using a separate jitter measurement device.例文帳に追加

別途のジッタ計測装備を使用せずとも位相同期ループのジッタ水準を検出できる位相同期ループのジッタ検出方法及び装置を得る。 - 特許庁

To make the ratio of frequency modulation constant regardless of the magnitude of a system clock frequency in a frequency modulation phase locked loop (FMPLL).例文帳に追加

周波数変調位相同期ループ（ＦＭＰＬＬ）において、システムクロック周波数の大きさに係わりなく周波数変調の割合が一定となるようにする。 - 特許庁

To obtain a divider circuitry for a phase-locked loop frequency synthesizer for use of a radio communication system generating a desired and stable carrier signal.例文帳に追加

所望且つ安定した搬送波信号を生成する無線通信システムの使用のための位相ロックループ周波数シンセサイザのためのディバイダ回路を得る。 - 特許庁

A charge pump 15 and an LPF 16 of the same circuit configuration are provided in parallel to a charge pump 12 and an LPF 13 which are components of the phase locked loop.例文帳に追加

位相ロックループを構成するチャージポンプ１２及びＬＰＦ１３と並列に、同一の回路構成を有するチャージポンプ１５及びＬＰＦ１６を設ける。 - 特許庁

To provide a delayed phase-locked loop circuit and communication apparatus using the same in which a normal clock signal can be generated even in a mis-lock state.例文帳に追加

ミスロック状態でも正常なクロック信号を発生させることができる遅延型位相同期回路及びこれを使用した通信機器を提供する。 - 特許庁

To obtain a phase-locked loop frequency synthesizer, capaqble of preventing occurrence of a cycle slip and switching the frequency, in a short period of time.例文帳に追加

サイクルスリップの発生を防止して、短時間で周波数の切り換えを行うことができる位相同期ループ形周波数シンセサイザを得ることを目的とする。 - 特許庁

A counter 4 converts the analog image signal to digital image data based on a clock signal supplied from a PLL (Phase Locked Loop) circuit 5 through a DUTY adjustment circuit 33.例文帳に追加

カウンタ４は、DUTY調整回路３３を介して供給されるPLL回路５からのクロック信号に基づいて、アナログの画素信号をデジタルの画素データに変換する。 - 特許庁

To provide a phase locked loop and method in which various high-frequency clock signals can be generated even when a power supply voltage level becomes low.例文帳に追加

電源電圧のレベルが低くなっても高周波数の多様なクロック信号を発生することが可能な位相同期ループ及び方法を提供すること。 - 特許庁

To provide an oscillator having a modulation function capable of controlling frequency as well as signal, and also to provide a phase locked loop circuit using the same.例文帳に追加

制御信号だけではなく、周波数も制御可能な変調機能を有する発振器、及びその発振器を用いた位相同期ループ回路を提供する。 - 特許庁

SYSTEM-ON-CHIP INCLUDING TIME DIFFERENCE ADDER, SYSTEM-ON-CHIP INCLUDING TIME DIFFERENCE ACCUMULATOR, SIGMA-DELTA TIME DIGITAL CONVERTER, DIGITAL PHASE-LOCKED LOOP, TEMPERATURE SENSOR, AND SYSTEM-ON-CHIP例文帳に追加

時間差加算器を含むシステムオンチップ、時間差累算器を含むシステムオンチップ、シグマ−デルタタイムデジタル変換器、デジタル位相ロックループ、温度センサ、及びシステムオンチップ - 特許庁

To provide a frequency detector which can detect frequency errors at a high speed in a phase-locked loop circuit, and to provide a method of detecting frequency errors.例文帳に追加

位相同期ループ回路において周波数エラーを高速で検出できる周波数検出器及び周波数エラーの検出方法を提供する。 - 特許庁

The detection circuit 6 is capable of using the phase-locked loop of the information recovering circuit 5 to detect the presence of the second variance.例文帳に追加

本発明は、検出回路６が、第二のばらつきの存在を検出するため、情報回復回路５の位相ロックループを使用可能なことにある。 - 特許庁

The offset to the varactor array is adjusted on the basis of the result of monitoring the characteristic of the VCO under variable conditions to prevent the phase-locked loop from malfunctioning.例文帳に追加

ばらつき条件下のＶＣＯの特性をモニターした結果からバラクタアレイのオフセット量を調整することで、位相同期回路の動作不良を防ぐ。 - 特許庁

The units 12a, 12b are formed by duplexing a phase-locked loop circuits, and a standby system operates at a faster response speed than that of an operation system.例文帳に追加

クロック位相同期部１２ａ，１２ｂは、位相ロックループ回路を２重化したものであり、待機系は運用系よりも速い応答速度で動作する。 - 特許庁

To realize a phase locked loop circuit that shows less increase in jitter even when repetitive data with a long run length continues for a long period without changing the locking characteristics.例文帳に追加

引き込み特性を変えずに、ランレングスの長い繰り返しデータが長期間続く場合でもジッタの増加が少ない位相同期回路を実現する。 - 特許庁

To provide a phase locked loop circuit with a high-speed synchronization pull-in function which can surely shift to a synchronization pull-in operation and reduce current consumption after shift.例文帳に追加

確実に同期引き込み動作に移行可能で、移行後の消費電流を低減できる高速同期引き込み機能付きの位相同期回路を提供する。 - 特許庁

The loop bandwidth of the phase-locked loop circuit is set to a desired value by setting the gain to a predetermined value by the gain setting circuit 60 and setting the time constant to a predetermined value by the time constant setting circuit 70.例文帳に追加

位相同期回路のループバンド幅は、ゲイン設定回路６０がゲインを所定値に設定し、時定数設定回路７０が時定数を所定値に設定することによって、所望値に設定される。 - 特許庁

In an all digital phase locked loop 90 according to an embodiment, a digital frequency comparator 1, a glitch generation period detection circuit 2, a glitch compensation circuit 3, an accumulator 4, a loop filter 5, and a DCO 6 are provided.例文帳に追加

一つの実施形態の全デジタル位相ロックループ９０には、デジタル周波数比較器１、グリッチ発生期間検出回路２、グリッチ補正回路３、累積器４、ループフィルタ５、及びＤＣＯ６が設けられる。 - 特許庁

This is because neither a phase-locked loop which introduces a plurality of poles in the feedback loop nor other complicated circuits are used, and hence a time-constant tuning filter is essentially stable.例文帳に追加

何故ならば、フィードバックループ内に複数個のポールを導入するようなフェーズロックループやその他の複雑な回路は使用されていないからであり、時定数同調フィルタは本質的に安定である。 - 特許庁

By the decoding device 11, till an analog PLL (phase locked loop) circuit 13 is locked, the address information ADD is demodulated from a phase inversion pattern of an ADIP detected on the basis of a 1st clock Dpck to be produced by a digital PLL circuit 12.例文帳に追加

デコード装置１１は、アナログＰＬＬ回路１３がロックするまで、デジタルＰＬＬ回路１２により生成される第１クロックＤｐｃｋに基づいて検出したＡＤＩＰの位相反転パターンからアドレス情報ＡＤＤ を復調する。 - 特許庁

Timing at which both of the sample-and-hold device 10 and the integrator 13 are controlled is obtained from a phase lock loop, the phase lock loop is locked to a groove wobble signal (TWin) inputted by performing clock multipication with the prescribed coefficient.例文帳に追加

サンプル／ホールド装置（１０）と積分器（１３）との両方を制御するタイミングは位相ロックループ（１２）から得られ、該位相ロックループは、所定の係数でクロック乗算を実行することによって入力のグルーブウォブル信号（ＴＷｉｎ）にロックされる。 - 特許庁