「Phase locked loop」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

One exemplary system embodiment 100 includes a locked loop logic 110 (e.g., phase locked, delay locked) that may receive a reference clock signal 120, process the reference clock signal 120 into signals with different phases, and make those signals available to a selection logic 130.例文帳に追加

１つの例示的なシステムの実施形態100は、基準クロック信号120を受信し、基準クロック信号120を処理して異なる位相を有する信号にし、及び、それらの信号を選択ロジック130で利用可能にすることができる同期ループロジック110（例えば、位相同期、遅延同期）を備える。 - 特許庁

By applying a phase-locked loop with respect to the output signal of an orthogonal modulator and a synchronization loop with respect to envelope, a low-noise transmitter adapted to the constant-amplitude modulation and the non-constant amplitude modulation is realized.例文帳に追加

直交変調器の出力信号に対して位相同期ループ、及び、包絡線に対する同期ループを適用することで、定振幅変調及び非定振幅変調に対応可能で低雑音な送信機を実現する。 - 特許庁

The phase lock loop circuit is composed of a phase comparator 13, a differential amplifier 14, a low-pass filter 15, and a voltage controlled oscillation circuit(VCO) 16, and is controlled so that an output signal SPB of a detecting circuit 12 and a clock signal CLK are phase-locked.例文帳に追加

位相比較器１３、差動増幅器１４、ローパスフィルタ１５及び電圧制御発振回路（ＶＣＯ）１６により位相ロックループ回路が構成され、検出回路１２の出力信号ＳＰＢと、クロック信号ＣＬＫとが位相ロックするように制御される。 - 特許庁

Each delay circuit is constituted of a delay line 2 and a PLL (phase-locked loop) circuit 3, and when the delay circuit is applied to a disk recording device, the selector is selected according to medium type and rotational speed.例文帳に追加

また、各遅延回路を、ディレイライン２とＰＬＬ回路３で構成し、ディスク記録装置に適用する際は、メディア種別及び回転速度に応じてセレクタの選択を行う。 - 特許庁

To making the frequency of an oscillating frequency high, even under a voltage reduction tendency of a logic circuit to be used for a PLL (Phase Locked Loop) circuit while reducing a tolerance of the oscillating frequency in a resonance circuit.例文帳に追加

共振回路における発振周波数の公差を低減し、ＰＬＬ回路に用いられる論理回路の低電圧化傾向の下でも、発振周波数の高周波化を図る。 - 特許庁

To provide a PLL (Phase Locked Loop) circuit which obtains a VCO (Voltage Controlled Oscillator) output having satisfactory spurious output characteristics with respect to all channels and which has suppressed fluctuation in the characteristics due to a temperature change.例文帳に追加

全てのチャンネルについてスプリアス特性が良好なＶＣＯ出力を得ることができ、温度変化による特性変動を抑えることができるＰＬＬ回路を提供する。 - 特許庁

An out-of-synchronism detector 102 discriminates the presence of a fault depending on the level of a control signal given to a VCO built in a frequency phase locked loop used for generating a clock signal.例文帳に追加

同期はずれ検出器１０２では、クロック生成に用いる周波数位相同期ループに内蔵されるＶＣＯへの制御信号の大小により異常の有無を判定する。 - 特許庁

To provide a phase-locked loop circuit capable of outputting an output clock signal of a frequency based on an input clock signal by synchronizing with a local clock signal.例文帳に追加

ローカルクロック信号に同期し、入力クロック信号に基づく周波数の出力クロック信号を出力することができる位相ロックループ回路を提供することを課題とする。 - 特許庁

To provide a wireless relay apparatus which performs normal relay by using one PLL (Phase Locked Loop) circuit even when a different wireless channel is selected for each slot and has a suppressed manufacturing cost.例文帳に追加

無線中継装置において、スロット毎に異なる無線チャネルの選択をする場合であっても１つのＰＬＬ回路を用いて正常な中継を行うと共に、製造コストを抑制する。 - 特許庁

To provide a digital phase locked loop(PLL) circuit that causes no hazard to an output clock of the PLL when a delay output lead-out position of unit delay elements in multi-stage connection is changed.例文帳に追加

デジタルＰＬＬ回路において、多段接続された単位遅延素子の遅延出力引き出し位置を変更する時にＰＬＬ出力クロックにハザードが発生しないようにする。 - 特許庁

The frequency of an operation clock signal CPCK to be generated in a PLL (phase locked loop) circuit section 3 is set to an optional value by using frequency division values N, M to be written in two frequency division value storage sections 2, 12.例文帳に追加

ＰＬＬ回路部３で生成される動作クロック信号ＣＰＣＫの周波数を２つの分周値記憶部２，１２に書き込む分周値Ｎ，Ｍによって任意の値に設定する。 - 特許庁

The phase-locked loop circuit can control the variable region of the resistance R, of a parallel circuit consisting of an Nch transistor 15 and resistors 23, 24 corresponding to setting resistances R2, R3 of the resistors 23, 24.例文帳に追加

抵抗器２３，２４の抵抗値Ｒ２，Ｒ３の設定に応じて、Ｎｃｈトランジスタ１５、抵抗器２３，２４からなる並列回路の抵抗値Ｒの可変領域を制限することができる。 - 特許庁

The phase locked loop circuit may also include a voltage controlled oscillator circuit, including at least four loops, receiving the control voltage and generating multiple internal clock signals.例文帳に追加

また、位相同期ループ回路は少なくとも４個のループを含み制御電圧を受信して複数の内部クロック信号を発生する電圧制御発振器回路も含むことができる。 - 特許庁

To provide an oscillating circuit of phase locked loop capable of detecting a off-synchronization precisely with a simple phase comparison circuit and capable of reducing jitter of clock signals of oscillation outputs even in any type of the comparison circuit.例文帳に追加

位相ロックループ（ＰＬＬ）発振回路に関し、位相比較回路がどのような型式のものでも、簡易な比較回路で確実に同期外れ検出を行うことを可能にし、また、発振出力クロック信号のジッタを低減する。 - 特許庁

An LIU 1 extracts a clock signal from the Iub signal, a framer 2 inputs a digital signal outputted from the LIU 1 to detect frame synchronization and errors, a phase-locked loop 10 generates a clock signal in synchronization with the extracted clock signal, and a BB circuit 7 and an RF circuit 8 operate, based on a clock signal outputted from the phase locked loop 10.例文帳に追加

ＬＩＵ１がＩｕｂ信号からクロック信号を抽出し、フレーマ２がＬＩＵ１から出力されたディジタル信号を入力してフレーム同期および誤り検出し、位相同期ループ１０が抽出されたクロック信号に同期したクロック信号を生成し、ＢＢ回路７とＲＦ回路８が位相同期ループ１０から出力されるクロック信号に基づいて動作する。 - 特許庁

For the detection of the PLL lock state, either a frame sync detection result or an integration amount of an absolute value of a phase error is measured as an evaluation index, and a magnitude of the evaluation index in a fixed interval is determined, thereby generating an RF quality signal RQ indicating whether or not a phase-locked loop is locked on the basis of a result of the determination.例文帳に追加

ＰＬＬロック状態の検出は、フレームシンクの検出結果、位相誤差の絶対値の積算量、の何れかを評価指標として測定し、一定区間での当該評価指標の大小を判定し、判定結果に基づき位相同期ループがロックしているか否かを示すＲＦ品質信号RQを生成する。 - 特許庁

The clock synchronizing system includes a phase-locked loop circuit for generating a multiplication clock on the basis of a reference clock, a frequency dividing circuit for generating a frequency dividing clock on the basis of the multiplication clock and a frame pulse generating circuit for generating a frame pulse by frequency-dividing the reference clock, wherein the frequency dividing clock is phase-locked by the frame pulse.例文帳に追加

基準クロックに基づき逓倍クロックを生成する位相同期回路と、逓倍クロックに基づき分周クロックを生成する分周回路と、基準クロックを分周してフレームパルスを生成するフレームパルス生成回路とを備え、前記分周クロックは前記フレームパルスにより位相同期化がなされることを特徴とする。 - 特許庁

The receiver consists of a local oscillation means 6 using a phase locked loop comprising a reference oscillator 14, a phase comparator 12, a loop filter 15, a programmable frequency divider 11 and a voltage controlled oscillator 10 and of a reception means that receives and demodulates a desired signal selected by the local oscillation means 6.例文帳に追加

基準発振器１４、位相比較器１２、ループフィルタ１５、プログラマブル分周器１１及び電圧制御発振器１０とから構成されるフェーズロックループを用いた局部発振手段６と、この局部発振手段６により選択された希望信号を受信復調する受信手段とで構成されている。 - 特許庁

The symbol rate detector has: a nonlinear processing unit that performs nonlinear processing to the digital modulation signal and outputs the post-nonlinear-processing digital modulation signal; and a phase-locked loop that applies a phase-lock to the post-nonlinear-processing digital modulation signal.例文帳に追加

シンボルレート検出器であって、デジタル変調信号に非線形処理を行い、非線形処理後のデジタル変調信号を出力する非線形処理部と、前記非線形処理後のデジタル変調信号に位相同期する位相同期ループとを有する。 - 特許庁

To provide a delay locked loop (DLL) circuit which can control the operation of a register controlled DLL circuit by detecting whether or not a phase difference between an input source clock REFCLK and an output delay locked clock DLLCLK reaches a maximum value.例文帳に追加

入力されるソースクロックＲＥＦＣＬＫと、出力される遅延固定クロックＤＬＬＣＬＫとの間の位相差が最大値に達するか否かを検知し、レジスタ制御型遅延固定ループ回路の動作を制御することができる遅延固定ループ回路を提供する。 - 特許庁

The feedback signal is generated by a detector/filter for detecting the common mode voltage of the fully differential phase locked loop filter and for low-pass-filtering the common mode voltage in order to remove a differential signal component.例文帳に追加

フィードバック信号は、全差動フェイズロックループフィルタのコモンモード電圧を検出し、差動信号成分を除去するためにコモンモード電圧をローパスフィルタする検出器・フィルタによって生成される。 - 特許庁

To provide a DPLL (digital phase locked loop) circuit with hold-over function that generates a temperature-controlled reference clock with high precision for free-running frequency control, especially, during holdover regarding a digital synchronous network.例文帳に追加

デジタル同期網に関し、特にホールドオーバ時において自走周波数制御のために温度補正を行った高精度な基準クロックを生成するホールドオーバ機能付きＤＰＬＬ回路を提供する。 - 特許庁

A PLL (phase locked loop) 3 and a controller 7 of a video signal processor 9 identify the transmission system of a video signal B sent from a terminal 1 with an identification signal C received at a terminal 4.例文帳に追加

本映像信号処理装置９のＰＬＬ３とコントローラ７は、端子４が受信した識別信号Ｃによって、端子１から入力されてくる映像信号Ｂの伝送方式を識別する。 - 特許庁

To surely oscillate a VCO at an oscillation frequency, which is determined by a ratio of a transconductance (α gm) of a gm cell and a capacitance value C of a capacitor, in a phase locked loop (PLL) circuit employing a gm-C type VCO.例文帳に追加

ｇｍ−Ｃ型ＶＣＯを用いたＰＬＬ回路において、ＶＣＯをｇｍセルのトランスコンダクタンス（α・ｇｍ）と、キャパシタの容量値Ｃの比で定まる発振周波数で確実に発振させる。 - 特許庁

To provide a digital PLL (Phase locked loop)circuit capable of generating a clock signal that does not cause disturbance in a video even if used as a sampling clock signal to sample a video signal.例文帳に追加

映像信号をサンプリングするためのサンプリングクロック信号として用いても、映像に乱れを生じさせないクロック信号を生成することのできるデジタルＰＬＬ回路を提供することを課題とする。 - 特許庁

Further, the phase-locked loop adds errors of each facet to the mean time value and uses the result to correct the frequency of a pixel clock generator for both the reference frequency error and the errors for every facets.例文帳に追加

またフェーズロックループは、各ファセットの誤差を平均時間値に加算し、その結果を使用して、参照周波数誤差及びファセット毎の誤差の両方のために画素クロック発信器の周波数を補正する。 - 特許庁

To improve the accuracy of phase adjustment of a DLL(delay locked loop) circuit and to prevent the generation of jitters by preventing the influence of power source noise generated by the operation of an internal circuit from being transmitted to the DLL circuit.例文帳に追加

内部回路の動作によって発生する電源ノイズの影響が、ＤＬＬ回路に伝わらないようにして、ＤＬＬ回路の位相調整の精度を向上し、ジッタの発生を防止する。 - 特許庁

To provide a PLL(phase-locked loop) circuit which has high frequency stability and causes no abnormal oscillation even when the frequency abnormality of a reference signal occurs and the signal of an unexpected frequency is inputted.例文帳に追加

基準信号の周波数異常が発生し、予期しない周波数の信号が入力された場合でも、異常発振を起こすことのない、周波数安定度の高いＰＬＬ回路を提供する。 - 特許庁

To comply with demands for a large voltage-controlled oscillation range (for example, 487 MHz), a desired supply voltage (for example, 1.2V), and low power consumption in designing a phase-locked loop frequency synthesizer.例文帳に追加

位相ロックループ周波数シンセサイザ設計における、大きな電圧制御発振器範囲（例えば、４８７ＭＨｚ）、（例えば）１．２Ｖ電力供給電圧、および低い電力消費の要求を達成する。 - 特許庁

To provide a phase-locked loop circuit and a signal generator unit having the above circuit, capable of promptly outputting a signal of desired frequency without greatly increasing the circuit scale.例文帳に追加

回路規模の大幅な増大を招かずに、早期に所望の周波数を有する信号を出力することができる位相同期ループ回路及び当該回路を備える信号発生装置を提供する。 - 特許庁

To provide an analog DLL circuit of a reduced circuit scale and a reduced power consumption which is a delay locked loop circuit, and controls a phase of a clock signal with respect to that of a reference clock signal.例文帳に追加

基準クロック信号の位相に対して、クロック信号の位相を制御する遅延ロックループ回路であって、回路規模の縮小化及び低消費電力化を図かったアナログDLL回路を提供する。 - 特許庁

To provide a phase-locked loop capable of switching the processing clock frequency of processing signals, on the basis of a set operation mode and reducing power consumption, and a communication device.例文帳に追加

設定される動作モードに基づいて処理信号の処理クロック周波数を動作モードに基づいて切り替え、消費電力の低減を図ることが可能な位相同期回路、および通信装置を提供する。 - 特許庁

The information PW1 is multiplied by a coefficient k by a multiplier 14, and the oscillation period information PW2 corresponding to the oscillation period of a phase locked loop(PLL) 20 is generated and given to the PLL 20.例文帳に追加

平均周期情報ＰＤ1に乗算器１４で係数ｋを乗算し、位相ロックループ２０の発振周期に対応する発振周期情報ＰＤ2を生成して位相ロックループ２０に与える。 - 特許庁

To solve a problem that the output timing of effective output data is not constant for every test in a test employing automatic test equipment (ATE) for a data output circuit in an LSI (large scale integrated circuit) comprising a PLL (phase locked loop) circuit or the like.例文帳に追加

ＰＬＬ回路等を含むＬＳＩ中のデータ出力回路に対する自動テスト装置（ＡＴＥ）を用いたテストでは、有効な出力データの出力タイミングがテスト毎に一定でない。 - 特許庁

On the other hand, a phase locked loop signal is given to a base of a 1st conductivity type transistor(TR) and a signal of its emitter is given to a base of a 2nd conductivity type TR and a signal of the collector is given to the anode of the varactor diode.例文帳に追加

一方、フェーズロックループ信号を第１導電型トランジスタのベースに与え、エミッタの信号を第２導電型トランジスタのベースに与え、コレクタの信号をバラクタダイオードのアノードに与える。 - 特許庁

By a digital clock generation system that uses a digital phase locked loop, the mounting eccentricity of the second encoder is measured and compensated for a more accurately mounted spindle control encoder.例文帳に追加

ディジタル位相固定ループを使用したディジタル・クロック発生システムによって、より正確に取り付けられたスピンドル制御エンコーダに対して、第２のエンコーダの取付けの偏心が測定および補償される。 - 特許庁

The phase-locked loop circuit comprises a gain setting circuit 60 for setting a gain of a voltage controlled oscillator 40, and a time constant setting circuit 70 for setting a time constant determined from a magnitude of a current of a charge pump circuit 20 and a capacity value of a loop filter 30.例文帳に追加

位相同期回路は、電圧制御発振器４０のゲインを設定するゲイン設定回路６０と、チャージポンプ回路２０の電流の大きさ及びループフィルタ３０の容量値から決定される時定数を設定する時定数設定回路７０とを備えている。 - 特許庁

This memory device includes a command decoder for generating a power-down signal responding to a power-down command, a mode register for storing power-down exit information, a clock synchronization circuit such as a DLL (delayed locked loop) or PLL (phase locked loop) circuit for generating an internal clock signal synchronized with an external clock signal, and a control part for controlling the DLL or PLL circuit.例文帳に追加

メモリ装置はパワーダウン命令に応答してパワーダウン信号を発生する命令デコーダと、パワーダウン脱出情報を貯蔵するモードレジスタと、外部クロック信号に同期される内部クロック信号を発生するＤＬＬまたはＰＬＬ回路のようなクロック同期化回路と、ＤＬＬまたはＰＬＬ回路を制御する制御部とを含む。 - 特許庁

A synchronous tracking circuit makes a reverse diffusion code train of a receiving end track a diffusion code train of a sending end, synchronizing with it in phase and is equipped with a DDL(Delay Locked Loop) circuit 11 which makes synchronous tracking through a DDL control and an interference component estimating part 12 which estimates the components of the other paths interfering with a prescribed target path out of multi paths.例文帳に追加

受信側の逆拡散符号列の位相を送信側の拡散符号列の位相に同期して追跡させる同期追跡回路であり、同期追跡をDLL(Delay Locked Loop)制御により行なうDLL回路１１とマルチパスのうち所定の着目パスに対する他パスからの干渉成分を推定する干渉成分推定部１２を備えている。 - 特許庁

The phase-locked loop includes: a master oscillator 100 having an output operably connected to a first input of a phase detector 106; a slave oscillator 102 having an output operably connected to a second input of the phase detector 106; and a forward-gain-adaptation module operably connected to a raw-error terminal of the phase detector 106.例文帳に追加

フェーズロックドループは、位相検出器１０６の第１の入力に動作可能に接続された出力を有する主発振器１００、位相検出器１０６の第２の入力に動作可能に接続された出力を有する従発振器１０２、及び位相検出器１０６の生誤り端末に動作可能に接続されたフォワード利得適応モジュールを含む。 - 特許庁

A controllable oscillator DCO generates an output signal CKout of the phase locked loop, and a phase detector PD determines a phase difference between an input clock signal CKin of the PLL 12 and the PLL output signal CKout, and provides a phase detector output signal synchronizing the oscillator DCO with the clock signal CKin being used.例文帳に追加

制御可能なオシレータＤＣＯがフェーズロックループの出力信号ＣＫｏｕｔを発生し、且つ位相検知器ＰＤがＰＬＬ１２の入力クロック信号ＣＫｉｎとＰＬＬ出力信号ＣＫｏｕｔとの間の位相差を決定し、且つオシレータＤＣＯを使用されているクロック信号ＣＫｉｎと同期させる位相検知器出力信号を供給する。 - 特許庁

A phase locked loop oscillator, consisting of a phase comparator circuit 140, a voltage controlled oscillator(VCO) circuit 150 and a frequency divider circuit 160, has the frequency divider circuit 160 and the VCO circuit 150 produce an in-device frame signal 240 and an in-device clock signal 250.例文帳に追加

位相比較回路１４０，電圧制御発振（ＶＣＯ）回路１５０及び分周回路１６０からなる位相同期発振器は、分周回路１６０及びＶＣＯ回路１５０から装置内フレーム信号２４０及び装置内クロック信号２５０を生じる。 - 特許庁

When the current reference oscillator 10 in use is switched to a spare reference oscillator 12, a frequency and phase locked loop having a phase comparator 34, an integrator 36 and an oscillator control circuit 35 is temporarily formed, with respect to the reference oscillator 12.例文帳に追加

現用系基準発振器１０から予備系基準発振器１２への切替に際し、位相比較器３４、積分器３６及び発振器制御回路３６を含む周波数及び位相ロックループを予備系基準発振器１２に関し一時的に形成する。 - 特許庁

To extremely reduce the generation quantity of jitter as a result by keeping the operation of a voltage-controlled oscillator stable even though spiking noise takes place due to the operation of a phase frequency comparator or a frequency divider in an oscillation circuit using a phase locked loop.例文帳に追加

位相同期ループを用いた発振回路において、位相周波数比較器あるいは分周器の動作によるスパイク状のノイズが発生しても電圧制御発振器の動作を極力安定に保ち、結果としてジッタの発生量を極めて少なくする。 - 特許庁

In the demapping method, a virtual data amount counter 15 is provided, the virtual data amount of client data estimated to be stored in the demapping FIFO 12 is counted from the frame interval of received line data and the data amount of the period, and the phase comparison signals being the phase reference in the phase locked loop are generated on the basis of the count value.例文帳に追加

仮想データ量カウンタ１５を設け、受信したラインデータのフレーム間隔とその期間のデータ量とからデマッピングＦＩＦＯ１２に蓄積されていると推定されるクライアントデータの仮想データ量を計数し、その計数値に基づいて、位相同期ループにおける位相基準となる位相比較信号を生成する。 - 特許庁