「Phase locked loop」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

To provide a phase detector and a phase-locked loop circuit device which accurately detect an error value due to the relative phase between a local oscillation signal and an input signal received on a PR (a, b, a) channel.例文帳に追加

局部発振信号及びＰＲ（ａ、ｂ、ａ）チャンネル上で受信される入力信号との間の相対位相による誤差値を正確に検出する位相検波装置及び方法、及び位相同期ループ回路装置を提供する。 - 特許庁

The phase-error combination logic comprises receiving phase error information with respect to each channel; combination logic configured to combine the received phase error information and generate a combined phase error; and a phase-error output configured to apply the combined phase error to at least one channel phase locked loop.例文帳に追加

この位相エラー組み合わせ論理は、各チャネルに関する位相エラー情報を受信することと、受信位相エラー情報を結合し、結合された位相エラーを生成するように構成された組み合わせ論理と、結合された位相エラーを少なくとも１つのチャネル・フェーズ・ロック・ループに適用するように構成された位相エラー出力とを含む。 - 特許庁

This frequency synthesizer provided with a phase-locked loop 10 has a frequency divider 14 which is connected between a voltage-controlled oscillator 12 and a phase frequency comparator 16 and has an integral frequency dividing ratio.例文帳に追加

フェーズロックドループ１０を備えた周波数シンセサイザは、電圧制御型発振器１２と位相周波数比較器１６との間に接続された整数分周比をもつ周波数分周器１４を持っている。 - 特許庁

To provide a method and apparatus for accurately estimating the carrier frequency offset and the carrier phase offset of a digitally modulated signal using a signal processing algorithm to initialize the state variables of a Phase-Locked Loop(PLL).例文帳に追加

位相同期ループ（ＰＬＬ）の状態変数を初期化する信号処理アルゴリズムを使用して、ディジタル変調信号の搬送波周波数オフセットと搬送波位相オフセットを正確に推定する方法と装置。 - 特許庁

A PLL consisting of a phase comparator 6, a loop filter 7, an adder circuit 9 and a variable frequency oscillation circuit 10 generates a clock signal 11 that is phase-locked to a recovered signal 4.例文帳に追加

位相比較回路６、ループフィルタ７、加算回路９、可変周波数発振回路１０により構成されるＰＬＬにより、再生信号４に位相同期したクロック信号１１を発生する。 - 特許庁

The semiconductor device operates according to an internal clock based on the system clock, inputs/outputs data synchronized with the internal clock, and has a phase-locked loop for generating the internal clock and a switch element for switching delay paths to be inserted in a feedback loop with respect to the phase-locked loop on the basis of data input/output of the semiconductor device.例文帳に追加

半導体装置は、システムクロックに基づいた内部クロックで動作し、前記内部クロックに同期してデータを入出力する半導体装置であって、前記内部クロックを生成する位相同期回路と、前記半導体装置のデータの入出力に基づいて、前記位相同期回路に対するフィードバックループに挿入される遅延パスを切り替えるスイッチ素子とを有する。 - 特許庁

The phase locked loop includes an input comparator 2 that generates a deviation signal, and the deviation signal is used to drive an oscillator 5 to generate an output signal (CLKOUT) locked to an input signal.例文帳に追加

本回路は、偏差信号を発生できる入力比較器（２）を含み、該偏差信号は、入力信号にロックした出力信号（ＣＬＫＯＵＴ）を発生するように発振器（５）を駆動するのに使用され得る。 - 特許庁

To provide a transmitter-receiver for data superimposed on a video signal that eliminates the need for a phase locked loop and a specific high frequency clock signal phase-locked to a integer multiple of a horizontal scanning period, has a simple configuration and is surely in operation without any adjustment and to provide its method.例文帳に追加

位相同期ループや水平走査周期の整数倍に位相同期した特定高周波クロック信号が不要であり構成が簡単且つ無調整で確実に動作する映像信号へのデータ重畳送受信装置およびその方法を提供する。 - 特許庁

To prevent a warning signal from being released regardless of that the frequency synthesizer of a main loop is not phase-locked because the loop is made stable and no oscillation is caused in the case of changing a setting frequency of the frequency synthesizer.例文帳に追加

周波数シンセサイザの設定周波数を変更する際に、ループが安定となり発振せず、メインループの周波数シンセサイザが位相同期（ロック）していないのに警報信号が解除されることを防止する。 - 特許庁

In one embodiment, an additional second charge pump is not required for loop stability, and therefore the resulting phase locked loop of the present invention consumes less chip die area.例文帳に追加

本発明の実施形態では、ループの安定度のために第２電荷ポンプを用いない方法として具現されていて、結果的に、本発明の位相同期ループはより小さいチップダイ（ｃｈｉｐ ｄｉｅ）面積を占める。 - 特許庁

This PLL (phase locked loop) circuit is provided with a frequency comparison circuit 42, a DAC (digital-analog converter) control circuit 44 and a DAC 46 in addition to the configuration of a general PLL circuit having an active loop filter 30.例文帳に追加

このＰＬＬ回路は、能動型ループフィルタ３０を有する一般的なＰＬＬ回路の構成に加えて、周波数比較回路４２、ＤＡＣ制御回路４４およびＤＡＣ（ディジタル−アナログ変換器）４６を備える。 - 特許庁

In one embodiment, this is accomplished in a manner that does not require a second charge pump for loop stability, and resultantly the phase-locked loop consumes less chip die area.例文帳に追加

本発明の実施形態では、ループの安定度のために第２電荷ポンプを用いない方法として具現されていて、結果的に、本発明の位相同期ループはより小さいチップダイ（ｃｈｉｐ ｄｉｅ）面積を占める。 - 特許庁

The phase-locked loop integrated circuit, which is equipped with a voltage-controlled oscillator and a loop filter, including a first, a second input terminal, and an output terminal connected to the input terminal of the voltage-controlled oscillator is provided.例文帳に追加

電圧制御オシレータと、第１及び第２入力端子と前記電圧制御オシレータの入力端に連結された出力端子とを含むループフィルタと、を備えた位相同期ループ集積回路が開示される。 - 特許庁

Furthermore, a low pass filter 20 attenuating a reference signal frequency received by the phase comparator 12 is inserted between the loop filter 15 and the voltage controlled oscillator 10 being components of the phase locked loop and a time constant of the low pass filter 20 is selected.例文帳に追加

また、前記フェーズロックループを構成するループフィルタ１５と電圧制御発振器１０との間に位相比較器１２に入力する基準信号周波数を減衰させるローパスフィルタ２０を挿入し、ローパスフィルタ２０の時定数を切り替え可能に構成している。 - 特許庁

A digital compensation phase locked loop circuit 200 of the semiconductor device includes: a phase locked loop circuit 100 including a voltage controlled oscillator 104 having capacitors at oscillation nodes and consecutively controlled by an applied voltage; and a digital compensation circuit 201 which variably controls the capacitors at the oscillation nodes of the voltage controlled oscillator 104 in accordance with an input phase difference.例文帳に追加

半導体装置のデジタル補償型位相同期回路２００において、発振ノードに容量を具備し、印加電圧で連続的に制御される電圧制御型発振器１０４を含む位相同期回路１００と、入力される位相差に応じて電圧制御型発振器１０４の発振ノードの容量を可変に制御するデジタル補償回路２０１とを有する。 - 特許庁

To provide a digital phase-locked loop which can perform high-speed pull-in at the initial stage of locking and reduces an effect of an input signal jitter or input noise.例文帳に追加

ロック動作の初期において高速引き込みを可能とすると伴に入力信号ジッタや入力雑音の影響の小さなディジタルフェーズロックドループを提供すること。 - 特許庁

In conjunction with the pseudo-pilot signal, a multiple-input phase-locked loop is employed, further eliminating the errors due to carrier-offset by using a plurality of pseudo-pilot signals.例文帳に追加

上記擬似パイロット信号と関連して多入力位相同期ループを用い、複数の擬似パイロット信号の利用による搬送波オフセットに起因する誤差をさらに消去する。 - 特許庁

An offset value is added at any portion of the feedback loop, a phase of the feedback signal V_DIV is controlled and a value other than 0 is input to the TDC even when the ADPLL is locked.例文帳に追加

フィードバックループのいずれかの箇所にオフセット値が加算され、フィードバック信号Ｖ_ＤＩＶの位相が制御され、ロック時にもＴＤＣに０ではない値が入力される。 - 特許庁

To provide a phase locked loop circuit capable of obtaining an output frequency not causing a fractional figure even when a reference signal has a round frequency (e.g. 10MHz).例文帳に追加

基準信号を切りの良い周波数（例えば１０ＭＨｚ）とした場合にも、端数の生じない出力周波数を得られる位相同期ループ回路を提供する。 - 特許庁

An antenna section 3 is provided at a left side on a board 2 and an input output terminal 4 and a control terminal 5 of a phase-locked loop circuit 7 are provided at a right side on the board 2.例文帳に追加

基板２上の左側にアンテナ部３を、また、基板２上の右側に入出力端子４及びフェイズロックドループ回路７の制御用端子５を配設する。 - 特許庁

To obtain a digital phase locked loop having a hold over function which suppresses an influence over temperature characteristics and aging during a hold over period, and maintains high stability of frequencies.例文帳に追加

ホールドオーバ期間中の温度特性と経年変化に対する影響を抑え、周波数の高安定性を維持するホールドオーバ機能を有するデジタル位相同期回路を得る。 - 特許庁

To provide a phase locked loop circuit capable of surely detecting abnormality of a voltage controlled crystal oscillator even when the abnormality takes place in the voltage controlled crystal oscillator due to its secular change.例文帳に追加

電圧制御水晶発振器の経年変化による異常が発生しても、この異常を確実に検出できるようにした位相同期ループ回路を提供する。 - 特許庁

To enable heightening a transmission frequency of a basic transmitter and to improve noise performance by performing dividing control of a frequency divider of a phase locked loop with a noninteger value.例文帳に追加

位相ロックループの分周器を非整数値で分周制御することにより、基準発信器の発信周波数を高くすることを可能とし雑音性能を改善する - 特許庁

To reduce the load of a phase locked loop PLL circuit included in a data clock generator, to reduce jitters in a generated data clock, and to secure the lock range of the PLL circuit.例文帳に追加

データクロック生成装置に含まれるＰＬＬ回路の負荷を低減させ、生成されるデータクロック中のジッタを低減し、ＰＬＬ回路のロックレンジの確保を可能にする。 - 特許庁

To provide a phase locked loop frequency synthesizer that can control fluctuation in the gain of a voltage controlled oscillator, improve a noise characteristic and has a short acquisition time.例文帳に追加

電圧制御発振器の利得の変動を制御することができ、雑音特性が改善された、短い捕捉時間を有する位相ロックループ周波数シンセサイザを提供すること。 - 特許庁

The phase locked loop circuit is also provided with a frequency comparator 18 that receives the output signal from the frequency divider 16 and either of the two kinds of the oscillator signals.例文帳に追加

この位相同期ループ回路は周波数分割器１６の出力信号と上記二種の発振器信号の一つを受ける周波数比較器１８をさらに備える。 - 特許庁

This phase-locked loop causes the 1st clock signal to delay with a 1st frequency to generate a feedback signal delayed from the 1st clock signal by one cycle.例文帳に追加

本発明による位相同期回路は、第１周波数を有する第１クロック信号を遅延させて第１クロック信号より１サイクル遅れたフィードバック信号を発生させる。 - 特許庁

To facilitate the inspection of an oscillation frequency range in a phase-locked loop having a function of changing over oscillation frequency characteristics of a plurality of voltage control oscillators.例文帳に追加

本発明は、複数の電圧制御発振器の発振周波数特性の切替機能を有するフェイズロックドループの発振周波数範囲の検査を容易にする。 - 特許庁

To provide an evaluation method for a circuit with a built-in PLL (Phase Locked Loop), an evaluation system, and a circuit with a built-in PLL, for enhancing the reliability of evaluation results without increasing the number of test patterns.例文帳に追加

テストパターン数を増やすことなく、評価結果の信頼性を高くできるＰＬＬ内蔵回路の評価方法、評価システム、及びＰＬＬ内蔵回路を提供する。 - 特許庁

To provide an apparatus and method for testing a phase locked loop (PLL) that can solve a task of conducting an enhanced test including verification and/or stop sequence of a frequency dynamic revision.例文帳に追加

位相同期ループ（ＰＬＬ）のテストにおいて、周波数の動的変更の検証および／またはストップシーケンス・チェックを含む、改良されたテストを行うことが課題である。 - 特許庁

To provide a phase locked loop circuit for demodulator that demodulates a symbol at a very high-speed while offering adaptability and a low cost without deteriorating its performance.例文帳に追加

性能の劣化なしに適応性と低価格を提供しながら、一方で非常に高速にシンボルの復調を行う復調装置の位相ロックループ回路を提供する。 - 特許庁

To provide a voltage controlled oscillator (VCO) that provides a high oscillated frequency and has a short synchronization lock time when the voltage controlled oscillator is applied to a phase locked loop (PLL) circuit.例文帳に追加

高い発振周波数が得られ、位相同期回路（ＰＬＬ）に使用したときには同期引き込み時間が短い電圧制御発振器（ＶＣＯ）を提供する。 - 特許庁

A voltage controlled oscillator (VCO) 31 involved in a phase locked loop circuit (PLL LO) is used for synchronizing a horizontal defector circuit with a horizontal synchronizing signal pulse SH.例文帳に追加

水平同期信号パルスＳＨによる水平偏向回路の同期は、位相ロックループ回路（ＰＬＬ ＬＯ）に含まれる電圧制御発振器（ＶＣＯ）３１の使用により得られる。 - 特許庁

In a timing mechanism, the need for a phase locked loop (PLL) macro cell for providing a timing reference and a timing signal in an IC is removed.例文帳に追加

本発明におけるタイミングメカニズムは、ＩＣにおけるタイミング基準及びタイミング信号を提供するためにフェーズロックループ（ＰＬＬ）マクロセルに対する必要性を取除いている。 - 特許庁

To provide a spread spectrum clock generator circuit which automatically compensates for variations in passive component values, system gain and charge pump current in a Phase Locked Loop (PLL) circuit.例文帳に追加

位相ロックループ回路内の受動素子値およびシステム利得およびチャージポンプ電流の変動を自動的に補正するスペクトル拡散クロック発生器回路を提供する。 - 特許庁

A second phase locked loop receives the variable rate timing signal stream and generates a stable rate timing signal stream conveying the average rate of the variable rate timing signal stream.例文帳に追加

第２の位相ロックループは可変レートタイミング信号ストリームを受信し、可変レートタイミング信号ストリームの平均レートを搬送する安定レートタイミング信号ストリームを生成する。 - 特許庁

In this case, the mixer circuit 11 is realized by a GaAsMMIC, the local oscillation circuit OSC is by an Si element and the phase locked loop PLL is realized by an Si element.例文帳に追加

この際、混合回路１１はＧａＡｓＭＭＩＣ、局部発振回路ＯＳＣはＳｉ素子、位相同期ループ回路ＰＬＬはＳｉ素子にそれぞれ設けらている。 - 特許庁

There are one or more intermediate stages provided with the forward part of the phase-locked loop connected to the dynamically variable frequency divider for performing feedback through a fixed frequency divider.例文帳に追加

固定分周器を通してフィードバックし、動的に変更可能な分周器に接続されたフェーズ・ロック・ループのフォワード部を含む１つ以上の中間ステージがある。 - 特許庁

To provide a phase-locked loop that ensures a stable operation under variable conditions (temperature, supply voltage, secular change and others) and implements a low gain voltage-frequency characteristic.例文帳に追加

ばらつき条件（温度、電源電圧、経年変化等）下の安定動作を補償しかつ低ゲインの電圧−周波数特性を実現できる位相同期回路を提供する。 - 特許庁

To provide a phase locked loop that is configured to be in operation according to a plurality of characteristics flexibly with high reliability over a sufficiently wide frequency range.例文帳に追加

十分広い周波数範囲において高い信頼性を有し柔軟に複数の特性に従って動作するよう構成されたフェーズロックドループを提供すること。 - 特許庁

To provide a phase-locked loop circuit capable of adaptively correcting an influence of a phase error even in the case of an abrupt phase shift in an environment of frequency selective multipath phasing, a multicarrier CDMA system receiver using the same, and a phase locking method.例文帳に追加

周波数選択性マルチパスフェージングの環境下などでの急激な位相変動が起きた場合でも位相誤差の影響を適応的に補正することが可能な位相同期ループ回路及びこれを用いたマルチキャリアＣＤＭＡ方式受信機並びに位相同期方法を提供する。 - 特許庁

To provide a sensorless motor drive control system that will start the sensorless motor quickly and with high reliability, in a control system that rotationally drives the motor by switching, according to the rotation phase of the motor, the current applied to the field coil for each phase of the multi- phase sensorless motor while at the same time performs phase-locked loop (PLL) control of the rotational drive.例文帳に追加

多相センサレスモータの各相の界磁コイルに流す電流をモータの回転位相に応じて切り替えることによりモータを回転駆動するとともに、その回転駆動をＰＬＬ制御するセンサレスモータ駆動制御システムにあって、センサレスモータの起動を高信頼で迅速に行わせる。 - 特許庁

To provide a phase locked loop (PLL) circuit capable of facilitating a test as to whether or not delay elements of phase shifters of the PLL circuit are normally in operation at desired delay values while suppressing variations in phase relations among R, G, B signals.例文帳に追加

Ｒ／Ｇ／Ｂの各信号間の位相関係のばらつきを抑制した上で、ＰＬＬ回路の移相器に備わる遅延素子が所望の遅延値で正常に動作しているか否かのテストの容易化が可能なＰＬＬ回路を提供する。 - 特許庁

Thus, a digital phase locked loop 33 detects a phase state of a 5ms frame synchronizing signal from a 5ms frame synchronous producing section 35 on the basis of a timing clock from a waveform rectifier section 32 and generates a fundamental clock in response to the phase state.例文帳に追加

このために、デジタル位相同期ループ３３は、波形整流部３２からのタイミングクロックに基づいて、５ｍｓフレーム同期生成部３５からの５ｍｓフレーム同期信号の位相状態を検出し、その位相状態に応じた基本クロックを発生する。 - 特許庁

A phase error of the clock is detected by detecting the phase rotation amount of each sub carrier in one symbol from the Fourier transform output of a received orthogonal frequency division multiplex signal, and phase- locked loop corrects the clock signal.例文帳に追加

受信した直交周波数分割多重信号のフーリエ変換出力から、１シンボル内の各副搬送波の位相回転量を検出することによってクロックの位相誤差を検出し、フェーズ・ロックド・ループによってクロック信号を補正する。 - 特許庁