「Phase locked loop」に関連した英語例文の一覧と使い方(7ページ目)

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Phase locked loopの部分一致の例文一覧と使い方

該当件数 : 635件

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例文

A semiconductor integrated circuit incorporates a phase-locked loop circuit comprising a phase/frequency comparator 1, a loop attenuator 2, a charge pump 3, a loop filter 4, a voltage-controlled oscillator 5 and a frequency divider 6.例文帳に追加

半導体集積回路は、位相周波数比較器１とループアッテネータ２とチャージポンプ３とループフィルタ４と電圧制御発振器５と分周器６を具備するフェーズロックドループ回路を内蔵する。 - 特許庁

To provide a phase locked loop circuit that sufficiently suppresses jitter and wander at a comparatively low cost without making the circuit complicated, recovers a transmission line clock and reduces a lock time for activating a device employing the phase locked loop circuit or for switching of an input clock.例文帳に追加

回路を複雑化することなく比較的に低コストで、ジッタおよびワンダを十分に抑圧して伝送路クロックを再生し、且つ、装置起動時および入力クロックの切替え時の引き込み時間を短縮する。 - 特許庁

To provide a phase locked loop, which can reduce a locking time of the phase locked loop and constantly has a short locking time, especially when a target value(a target frequency of an output clock) changes, and operation method of the same.例文帳に追加

位相固定ループのロッキングタイムを減らすことができる、特にターゲット値（出力クロックの目標周波数）が変化しても常に短いロッキングタイムを有する位相固定ループ及びその動作方法を提供する。 - 特許庁

To provide a phase-locked loop and a phase-locking method that can synchronize 1st and 2nd clock signals, whose frequencies differ from each other.例文帳に追加

周波数が相違する第１及び第２クロック信号を同期化させる位相同期回路および位相同期化方法を提供する。 - 特許庁

例文

By this setup, an excellent signal/noise ratio can be obtained through a limiter and a phase detector, and the phase-locked loop is improved in performance.例文帳に追加

これにより、リミッタおよび位相検出器により優れた信号対雑音比がもたらされ、位相ロックループの性能が向上する。 - 特許庁

例文

To enable phase adjusting operation in a short time by providing a DLL(delay locked loop) circuit for executing phase adjustment in accordance with an output load.例文帳に追加

出力負荷に応じて位相調整が行われるＤＬＬ回路を提供し、位相調整動作を短時間で可能にする。 - 特許庁

To provide a phase-locked loop circuit that prevents a stationary phase error due to a leak at an input section of a voltage-controlled oscillation circuit.例文帳に追加

電圧制御発振回路の入力部でのリークに起因する定常位相誤差を防止できる位相ロックループ回路を提供する。 - 特許庁

To provide a phase locked loop capable of providing a plurality of output clock signals synchronized with an input clock signal with an adjustable relative phase difference.例文帳に追加

入力クロック信号と同期した複数個の出力クロック信号を調節可能な相対的位相差でもって供給する。 - 特許庁

To provide a phase locked loop capable of reliably avoiding unwanted phase changes in an output signal resulting from a switchover.例文帳に追加

スイッチオーバーから発生する出力信号における不所望の位相変化を信頼性を持って回避することが可能なフェーズロックループ。 - 特許庁

例文

To obtain a DPLL(digital phase-locked loop) for realizing extraction of a clock signal with high accuracy by enabling phase adjustment.例文帳に追加

位相調整を可能とすることにより精度の高いクロック信号抽出を実現するＤＰＬＬを提供することを目的とする。 - 特許庁

例文

The delayed response amplifier 5 amplifies the output of the loop filter 3 and drives the VCO 4 at a response speed slower than that of a phase locked loop PLL 1.例文帳に追加

遅応答増幅器５は、ループフィルタ３の出力を増幅し、ＰＬＬ１の応答速度に較べ遅い応答速度でＶＣＯ４を駆動する。 - 特許庁

To detect a phase error with good accuracy even if an amplification level of a read signal varies in a phase error detection circuit and to stabilize the phase synchronization characteristic of a phase locked loop circuit.例文帳に追加

位相誤差検出回路において、読み出し信号の振幅レベルが変動しても位相誤差を精度良く検出し、よって位相同期ループ回路の位相同期特性を安定させること。 - 特許庁

A PLL (Phase Locked Loop) 12 increases the frequency of the system clock signal 10, and outputs it as a clock-in signal 17.例文帳に追加

ＰＬＬ１２は、上記システムクロック信号１０を、周波数を上げてクロックイン信号１７として出力する。 - 特許庁

To provide the clock phase locked loop circuit that has a function of automatically selecting a frequency division number of an input clock.例文帳に追加

入力クロックの分周数を自動選択する機能を有するクロック位相同期回路を提供する。 - 特許庁

To provide a circuit which corrects a reference frequency error and errors for every facet by using a phase-locked loop.例文帳に追加

フェーズロックループを使用して参照周波数誤差及びファセット毎の誤差を補正する回路を提供する。 - 特許庁

A switching device 3 is connected between the filter 2 and the voltage controlled oscillator 4 and opens/closes a phase locked loop.例文帳に追加

切替器３は、ループフィルタ２と電圧制御発振器４との間に接続され位相同期ループを開閉する。 - 特許庁

To provide a phase locked loop circuit capable of coping with abnormity of a reference clock even when an abnormality occurs in the reference clock.例文帳に追加

基準クロックに異常が発生しても、この異常に対処し得る位相同期ループ回路を提供する。 - 特許庁

To obtain a phase locked loop circuit that has a plurality of oscillation available frequency ranges with small power consumption.例文帳に追加

複数の発振可能周波数範囲を有し、かつ消費電力が小さな位相同期ループ回路を提供する。 - 特許庁

To provide a digital phase locked loop circuit which has a wide capture range and stably locks synchronization at a high speed.例文帳に追加

広範囲のキャプチャレンジを有し、高速かつ安定に同期引込み可能なデジタルフェーズロックドループ回路を提供する。 - 特許庁

To provide a phase-locked loop adaptive to a variety of reference frequencies, and to provide a control method therefor.例文帳に追加

種々の基準周波数に対応して動作するフェーズ・ロックド・ループ及びその制御方法を提供する。 - 特許庁

A phase locked loop circuit generates a plurality of clock signals to synchronize channel circuits that receive core data streams.例文帳に追加

位相ロック・ループ回路は、複数のクロック信号を発生し、コア・データ・ストリームを受信するチャネル回路を同期させる。 - 特許庁

LOW VOLTAGE DIFFERENTIAL SIGNAL INTERFACE INCORPORATED WITH PHASE LOCKED LOOP CIRCUIT USED IN A PROGRAMMABLE LOGIC DEVICE例文帳に追加

プログラム可能なロジックデバイス内で使用するための位相ロックループ回路を組み込む低電圧差動信号インタフェース - 特許庁

To provide a system and a method for reducing influences of logic operation on a phase-locked loop (PLL) circuit.例文帳に追加

フェーズロックループ（ＰＬＬ）回路に対するロジックの動作の影響を弱めるためのシステム及び方法を提供する。 - 特許庁

To provide a phase locked loop(PLL) circuit capable of shortening synchronized pull-in time without degrading jitter characteristics.例文帳に追加

ジッタ特性を劣化することなく、同期引き込み時間を短縮することが可能なＰＬＬ回路を提供する。 - 特許庁

A PLL(phase- locked loop) circuit 22 changes the clock signal and operates the microprocessor based on a control signal of its controlling part 25.例文帳に追加

その制御部の制御信号に基づいてＰＬＬ回路でクロック信号を変えてマイクロプロセッサを動作させる。 - 特許庁

The sampling clock is generated by a phase locked loop or PLL 5 integrally multiplying an given frequency.例文帳に追加

与えられた周波数を整数倍する位相同期ループ又はＰＬＬ（５）によって標本化クロック発生される。 - 特許庁

The electric signal related to a sonic wave when no detecting gas exists in a receiving pipe 17 is synchronously locked in a feedback circuit 20 constituting a phase-locked loop.例文帳に追加

受容管１７内に検出ガスが存在しないときの、音波に関する電気信号をフェイズロックドループを構成する帰還回路２０内で同期（ロック）する。 - 特許庁

The electric signal related to a sonic wave when no detecting gas exists in a detection pipe 17 is synchronously locked in a feedback circuit 20 constituting a phase-locked loop.例文帳に追加

検出管１７内に検出ガスが存在しないときの、音波に関する電気信号をフェイズロックドループを構成する帰還回路２０内で同期（ロック）する。 - 特許庁

An electric signal about an acoustic wave when no detection gas exists in a space is synchronized (locked) within a feedback circuit 20 constituting a phase locked loop.例文帳に追加

空間中に検出ガスが存在しないときの、音波に関する電気信号をフェーズロックドループを構成する帰還回路２０内で同期（ロック）する。 - 特許庁

To make a VCO into low phase noise over a wide frequency band in a television system utilizing a phase-locked loop circuit.例文帳に追加

位相同期回路を利用したテレビジョンシステムにおいて、ＶＣＯを、広周波数帯域に亘って低位相ノイズにすることができるようにする。 - 特許庁

In a data recovery circuit, a phase-locked loop (PLL) circuit is used for providing a plurality of fixed clock signals, each of which has a clock phase.例文帳に追加

当該データ再生回路では、位相ロックループ（ＰＬＬ）回路を用いて、各々がクロック位相を有する複数の固定クロック信号を供給する。 - 特許庁

To provide a phase locked loop that can ensure a stable operation even when the frequency division number of a frequency divider is changed and to provide a frequency synthesizer having the loop.例文帳に追加

分周器の分周数が変化しても安定した動作を確保することができる位相同期ループ及びそれを有する周波数シンセサイザを提供する。 - 特許庁

To provide a phase locked loop circuit which shortens capture time and improves an error rate by automatically controlling the loop filter gain of a digital PLL.例文帳に追加

ディジタルＰＬＬのループフィルタゲインを自動制御することで、キャプチャ時間の短縮、エラーレートの改善を実現する位相同期ループ回路を提供する。 - 特許庁

To accurately simulate circuits including a phase-locked loop even in the case where a frequency divider is present in a feedback loop.例文帳に追加

位相同期回路を含む回路シミュレーションにおいて、フィードバックループに分周器が存在している場合であっても正確にシミュレートできるようにすること。 - 特許庁

To provide a phase locked loop oscillator that can dynamically revise a cut-off frequency of a loop filter, can easily be mounted and can obtain a desired output.例文帳に追加

ループフィルタのカットオフ周波数を動的に変更し、実装が容易で、かつ所望の出力を得ることができる位相同期発振装置を提供する。 - 特許庁

A delay locked loop DLL circuit is provided with a clock buffer, a phase comparator, a charge pump, a loop filter, a voltage controlled delay circuit and a fixed delay circuit.例文帳に追加

ＤＬＬ回路は、クロックバッファＣＢ、位相比較器ＦＣＰ、チャージポンプＣＰ、ループフィルタＬＦ、電圧制御遅延回路ＶＤＬ、固定遅延回路ＤＬを備える。 - 特許庁

A PLL (Phase Locked Loop) 303 generates a timing signal 311 for detecting non-discharge nozzles composed of pulse trains at regular time intervals corresponding to the regular arrangement intervals of patterns on the basis of read image signals output from the imaging element.例文帳に追加

ＰＬＬ（Phase Locked Loop）３０３は、撮像素子から出力された読取画像信号に基づいて、パターンの等配置間隔に対応した等時間間隔のパルス列からなる不吐出ノズル検出用のタイミング信号３１１を生成する。 - 特許庁

To provide a phase locked loop (PLL) circuit for preventing the unlock of the phase locked loop circuit by minimum voltage controlled oscillators even when variation occurs in a control voltage for controlling the voltage controlled oscillators due to temperature change.例文帳に追加

温度変化により電圧制御発振器を制御する制御電圧に変動が発生しても位相同期回路のロックが外れることを最小限の電圧制御発振器により防止する位相同期回路を提供する。 - 特許庁

To provide a phase error detecting circuit and a phase locked loop circuit for obtaining a stable phase-locked characteristic even when a reproduction level of a minimum run length signal is extremely low, and to provide an information reproducing apparatus.例文帳に追加

最小ランレングス信号の再生レベルが極端に低い場合においても、安定した位相同期特性を得るための位相誤差検出回路、位相同期ループ回路および情報再生装置を提供すること。 - 特許庁

The delay locked loop device includes: the delay locked loop including a duty cycle compensator for receiving first and second clocks; and a reset control block for resetting the delay locked loop if a phase difference between the first and second clocks is over a predetermined amount after the delay locked loop achieves a delay locking state.例文帳に追加

第１クロックと第２クロックとをそれぞれ受信するデューティサイクル補償部を有する遅延固定ループと、クロックのロック後の電源電圧の変動に応じて前記第１クロック及び第２クロックの位相差が予定された遅延値以上の場合、前記遅延固定ループをリセットするリセット制御部とを備える遅延固定ループ装置を提供する。 - 特許庁

To suppress frequency variation before synchronization is established by shortening a PLL (phase-locked loop) drawing time when switching a reference clock.例文帳に追加