「Phase locked loop」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

A current value of a charge pump 5 is set large by a charge pump current control unit 9, and the oscillation frequency of the voltage-controlled oscillator 7 is stabilized at the predetermined transmission frequency by a phase locked loop 3.例文帳に追加

チャージポンプ電流制御部９によってチャージポンプ５の電流値を大きく設定し、フェーズロックループ３により電圧制御発振器７の発振周波数を所定の送信周波数に安定化させる。 - 特許庁

The phase-locked loop includes: a VCO 101 having a varactor array; a monitor circuit 102 for monitoring a characteristic of the VCO 101; and an offset generation circuit 103 for switching an offset supplied to the varactor array in accordance with the monitoring result.例文帳に追加

バラクタアレイを有するＶＣＯ１０１と、ＶＣＯ１０１の特性をモニターするモニター回路１０２と、モニター結果に応じてバラクタアレイに供給するオフセット量を切り替えるオフセット発生回路１０３とを備える。 - 特許庁

The phase locked loop frequency synthesizer includes a circuit that decides an actual gain of the voltage controlled oscillator by using at least one measurement parameter and provides a signal denoting the actual gain of the voltage controlled oscillator.例文帳に追加

位相ロックループ周波数シンセサイザは、少なくとも１つの測定パラメータから電圧制御発振器の実際の利得を決定し、電圧制御発振器の実際の利得を表す信号を送る回路を含む。 - 特許庁

The relatively low-speed channels are served by relatively low-speed phase-locked loop ("PLL") network, and have other circuit components that are typically needed for handling the data that are transmitted at relatively low data rates.例文帳に追加

比較的低速なチャネルは、比較的低速な位相ロックループ（「ＰＬＬ」）回路網によって供給され、比較的低いデータレートで送信されるデータを扱うのに典型的に必要とされる他の回路コンポーネントを有する。 - 特許庁

A clock extractor 32 extracts components of the frequency B from the output of the light receiver 30, and a phase locked loop (PLL) circuit 34 extracts components of the FM modulation frequency f_L from the output of the clock extractor 32.例文帳に追加

クロック抽出装置３２は、受光器３０の出力から周波数Ｂの成分を抽出し、ＰＬＬ回路３４は、クロック抽出装置３２の出力からＦＭ変調周波数ｆ_Ｌの成分を抽出する。 - 特許庁

A phase locked loop circuit (PCL) 301 comprises a phase detector 201 having a first input terminal responsive to an output signal OH2 of the VCO and a second input terminal responsive to a fly-back pulse HFB on an output stage 99 of the horizontal deflector circuit.例文帳に追加

位相制御ループ回路（ＰＣＬ）３０１は、ＶＣＯの出力信号ＯＨ２に応答する第１の入力端子と、水平偏向回路の出力ステージ９９の帰線パルスＨＦＢに応答する第２の入力端子とを有する位相検出器２０１を含んでいる。 - 特許庁

To provide a DLL (Delay Locked Loop) circuit which carries out efficient update by relaxing update conditions and controls the internal clock phase more accurately even if the resultant value of comparative phase detection varies irregularly, to provide an update controller for the DLL circuit, and to provide an update method for the DLL circuit.例文帳に追加

本発明は、アップデート条件を緩和させて効率的なアップデートを行い、位相比較感知結果値が不規則に変化しても内部クロックの位相をより正確に制御することができるＤＬＬ回路、ＤＬＬ回路のアップデート制御装置、及びＤＬＬ回路のアップデート方法を提供する。 - 特許庁

In a computer device 1 having a phase modulation wireless transmitting circuit 2 which receives power supply from a switching type power supply 4, the switching frequency of the power supply 4 is determined according to a comparison frequency during sampling by a PLL (phase locked loop) circuit 10 of the wireless transmitter side.例文帳に追加

スイッチング方式の電源４から電力供給される位相変調方式の無線送信回路３を有するコンピュータ機器１において、電源４のスイッチング周波数を無線送信機側のＰＬＬ回路１０のサンプリング時の比較周波数に基づくものとする。 - 特許庁

In the digital phase-locked loop circuit, a second frequency divider 18 divides a predetermined master clock into 1/N stages according to first synchronizing control signals (c), (d) from a first phase comparator 10 and generates an output clock (g) having an M-fold frequency of a reference clock (a).例文帳に追加

このディジタル位相同期ループ回路において、第２の分周器１８は、第１の位相比較器１０からの第１の同期制御信号(c),(d)にしたがって所定のマスタ・クロックを１／Ｎに分周して基準クロック(a)のＭ倍の周波数を有する出力クロック(g)を生成する。 - 特許庁

To appropriately suppress enlargement of the circuit size of a PLL (phase locked loop) circuit for generation of a clock synchronized with either a first reference signal in which a land pre-pit signal is superimposed on a wobble signal or a second reference signal consisting of the wobble signal.例文帳に追加

ウォブル信号にランドプリピット信号が重畳された第１の基準信号と、ウォブル信号からなる第２の基準信号とのいずれかに同期したクロックを生成するＰＬＬ回路の回路規模の増大を好適に抑制する。 - 特許庁

By inputting a reference signal, a plurality of output clock signals having different frequencies and phases are generated in a phase-locked loop (PLL) circuitry, Each output clock signal is multiplexed for use as an external clock according to arbitrary programmable selection by a multiplexer 228.例文帳に追加

基準信号を入力し、ＰＬＬ（位相同期ループ）回路で周波数、位相の異なる複数の出力クロックを生成し、前記出力クロックをプログラムによりマルチプレクサ２２８で任意に選択し多重化して外部クロックとする。 - 特許庁

In this carrier recovery circuit, a phase locked loop(PLL) is constituted of multiplier circuits 1 and 2, LPF 3 and 4, amplifier circuits 5 and 6, A/D converters 7 and 8, an identifier 9, an APC signal detector circuit 10, an LPF 13, and a VCO 12.例文帳に追加

再生搬送波再生回路は乗算回路１，２，ＬＰＦ３，４，増幅回路５，６，Ａ／Ｄコンバ−タ７，８，識別器９，ＡＰＣ信号検出回路１０，ＬＰＦ１３及びＶＣＯ１２が位相同期ループ（ＰＬＬ）を構成している。 - 特許庁

By utilizing a phase locked loop(PLL) circuit included in the resolution conversion system, a frequency of a clock received from an oscillator on a printed circuit board is increased when an oscillation clock is fed, and a clock is generated for drawing a sub-dot.例文帳に追加

解像度変換システムに含まれる位相ロックループ（ＰＬＬ）回路を利用することによって、発振クロックが供給されたときにプリント回路基板上の発振器からのクロックを上げて、サブドット描画用クロックを生成する。 - 特許庁

This transceiver houses a direct conversion receiver, a voltage controlled oscillator, a phase-locked loop circuit, a digital control dividing circuit, a patch antenna for radio communication between a computer and other devices in a small-sized enclosure.例文帳に追加

本発明のトランシーバーは、直接変換受信器、電圧制御発振器、位相ロックループ回路、ディジタル制御分周回路、及び、コンピュータと他の装置との間の無線通信用のパッチアンテナが小型のエンクロージャーに収容されている。 - 特許庁

A digital phase locked loop circuit 20 generates first frequency fH signals (CMa) synchronized with horizontal synchronization pulses (Hs) and second frequency fH signals (CMb) delayed for 1/2 of a cycle H from the first fH signals.例文帳に追加

デジタル位相固定ループ回路（２０）が、水平同期パルス（Ｈ_S）に同期した第１の周波数ｆ_H 信号（ＣＭａ）と、この第１のｆ_H 信号から周期Ｈの２分の１だけ遅延した第２の周波数ｆ_H 信号（ＣＭｂ）を発生する。 - 特許庁

To provide a simulation method for a PLL(phase-locked loop) circuit which permits simulation by accurately deciding the frequency of a feedback clock signal even when the frequency of an output clock signal is varied (multiplied or divided) upon occasion.例文帳に追加

出力クロック信号の周波数が場合に応じて変更（逓倍ないし分周）せしめられる場合であっても、帰還クロック信号の周波数を的確に判定してシミュレーションが行えるＰＬＬ回路のシミュレーション方法を提供する。 - 特許庁

To provide a method for inspecting a PLL (phase-locked loop) circuit, which can quickly and easily inspect a leak (leakage) of a lowpass filter (LPF) in the PLL circuit included in a semiconductor integrated circuit, and the PLL circuit with an inspection function.例文帳に追加

半導体集積回路に内蔵されるＰＬＬ（フェーズロックドループ）回路中のローパスフィルタ（ＬＰＦ）のリーク（漏洩）を迅速簡単に検査できるＰＬＬ回路の検査方法及びその検査機能つきＰＬＬ回路を提供する。 - 特許庁

A phase locked loop 6 converts a carrier used by the transmission station into a first pilot signal C, a multiplier 7 converts the bit timing signal into a second pilot signal, and the transmission station transmits the converted signals together with a modulation wave signal.例文帳に追加

送信局において使用する搬送波を位相同期ループ６により第１のパイロット信号Ｃに変換し、ビットタイミング信号を逓倍器７により第２のパイロット信号に変換し、変調波信号とともに送信する。 - 特許庁

The module has an oscillation circuit in the module or the control circuit applying IO (Input/Output) control to the module by means of the lock signal of a PLL (Phase-Locked Loop) operating the clock supplied from the exterior of the module as a reference signal.例文帳に追加

モジュール内部の発振回路または、モジュール外より供給されるクロックをレファレンス信号として動作するＰＬＬのロック信号で、当該モジュールのＩＯ制御を行う事を特徴とした制御回路を有するモジュール。 - 特許庁

Both frequency changers comprise image eject mixers 105, 116 which receive local oscillator signals from tunable local oscillators 108, 114 controlled by hybrid mash fractional N phase locked loop synthesizers 110, 111.例文帳に追加

各周波数変換器は、ハイブリッドｍａｓｈフラクショナルＮ ＰＬＬシンセサイザ１１０，１１１に制御される同調可能な局部発振器１０８，１１４からの局部発振器信号を受信する、イメージ除去ミキサ１０５，１１６を備えている。 - 特許庁

To prevent a PLL(Phase Locked Loop) circuit from being inconvenienced due to instability of operation caused by variation in a relative speed between a rotary head and a magnetic tape in search modes like a normal reproducing mode and a 12 times or 18 times speed mode.例文帳に追加

通常再生モードや１２倍速或いは１８倍速等のサーチモード時において、回転ヘッド１と磁気テープとの相対速度が変化することにより、ＰＬＬ回路６の動作が不安定となる不都合を防止する。 - 特許庁

To provide an electronic circuit which does not stop oscillating even when mechanical loss becomes large or a Q value is small, needs to use neither a transformer nor a phase-locked loop, and compensates influence of static dielectric capacity.例文帳に追加

機械的損失が大きくなった場合や、低Ｑ値の場合にも、発振が停止せず、変圧器や位相同期ループを使用する必要のない、静的誘電容量の影響を補償する電子回路を提供することを目的とする。 - 特許庁

The transceiver has a direct conversion receiver, a voltage-controlled oscillator, a phase locked-loop circuit, a digital control dividing circuit, and a patch antenna for performing radio communication between a computer and the other devices, each being accommodated in a small enclosure.例文帳に追加

本発明のトランシーバーは、直接変換受信器、電圧制御発振器、位相ロックループ回路、ディジタル制御分周回路、及び、コンピュータと他の装置との間の無線通信用のパッチアンテナが小型のエンクロージャーに収容されている。 - 特許庁

The signal processed for analog equalization is supplied to an A/D converter 6, and the dispersed signal is supplied to a phase-locked loop 7 and also to a first and second adaptive equalizer circuits 8 and 9.例文帳に追加

このアナログ等化された信号がＡ／Ｄ変換器６に供給され、離散化された信号が位相ロックループ７に供給されると共に、第１の適応型等化回路８と第２の適応型等化回路９に供給される。 - 特許庁

A bias circuit 5 consists of a diode 11 and a resistor 12, and when it is connected to the side where the phase-locked loop of the device 3 is to be opened, the circuit 5 performs voltage limitation of an external control signal and outputs a specific voltage of reverse polarity.例文帳に追加

バイアス回路５は、ダイオード１１と抵抗１２から構成され切替器３の位相同期ループを開とする側に接続されたとき外部制御信号を電圧制限して逆極性の特定の電圧を出力する。 - 特許庁

A method to decrease the video clock frequency includes steps of: detecting momentum for lowering the video clock frequency; lowering the video clock frequency within a range in which a circuit using the video clock, such as a PLL (Phase-Locked Loop) circuit can track the frequency fluctuation; and repeating the step for lowering the video clock frequency, until the video clock frequency modified with the step reaches a predefined frequency.例文帳に追加

ビデオ・クロックの周波数を下げる契機を検出するステップと、ビデオ・クロックを使用する回路（例えばＰＬＬ（Phase Lock Loop）回路）が当該周波数変動に追従できる範囲においてビデオ・クロックの周波数を下げるステップと、ビデオ・クロックの周波数を下げるステップを、当該ステップにより変更されたビデオ・クロックの周波数が所定の周波数になるまで繰り返すステップとを含む。 - 特許庁

In order to calibrate the gain of the digital-analogue converter 20, a voltage comparator 21 compares an output voltage of the digital-analogue converter 20 with a voltage stored in the second loop filter, after disconnecting the second charge pump 14 of the second phase lock loop, which has been previously locked onto a determined output frequency.例文帳に追加

デジタル／アナログ変換器２０の利得を較正するために、決められた出力周波数に予めロックされた第２の位相ロック・ループの第２の電荷ポンプ１４を切り離した後に、電圧比較器２１が、デジタル／アナログ変換器２０の出力電圧を、第２のループ・フィルタ内に蓄えられた電圧と比較する。 - 特許庁

To provide a phase locked loop circuit with variable loop band, which does not generate deterioration in a modulating signal even when a continuous signal of "1" is inputted, also can maintain the frequency of a reference signal low and maintain the sampling frequency of a phrase comparator and a delta sigma circuit low even when the symbol rate is high.例文帳に追加

“１”の連続信号が投入された場合にも変調信号劣化を発生せず、さらに、シンボルレートが高い場合においても基準信号の周波数を低く保ち、位相比較器およびデルタシグマ回路のサンプリング周波数を低く保持できるループ帯域可変の位相同期回路を提供する。 - 特許庁

A CPU 7 supplies prescribed frequency division ratio setting data to a PLL(phase locked loop) synthesizer 8 to set a reference frequency of the PLL synthesizer 8 being a local signal source to be the double of a channel step and the PLL synthesizer 8 locks channels at an interval of a channel.例文帳に追加

ＣＰＵ７は、ＰＬＬシンセサイザ８に所定の分周比設定データを供給することにより、ローカル信号源であるＰＬＬシンセサイザ８の基準周波数をチャネルステップの２倍とし、ＰＬＬシンセサイザ８が１チャネルおきにロックをかける。 - 特許庁

The automatic selection circuit 7 observes the synchronization detection result 601 to execute an operation of automatically revising a frequency division number of the variable frequency divider circuit 1 when the clock phase locked loop circuit is not synchronized within a prescribed time the timer 8 indicates.例文帳に追加

自動選択回路７は、同期検出結果６０１を観測して、タイマー８が示す一定時間内にクロック位相同期回路が同期しない場合には可変分周回路１に対する分周数を自動的に変更するという動作を実行する。 - 特許庁

The transmission structure comprises: a first signal input section (71) for providing a frequency modulation signal (ψ(k)); a second signal input section (72) for providing an amplitude modulation signal (r(k)); a phase-locked loop (6); and an amplifier (2).例文帳に追加

伝送構造は、周波数変調信号（φ（ｋ））を供給するための第１信号入力部（７１）と、振幅変調信号（ｒ（ｋ））を供給するための第２信号入力部（７２）と、位相ロックループ（６）と、増幅装置（２）とを備えている。 - 特許庁

The synchronization detection circuit 6 compares the variable frequency division clock 101 with the VCO frequency division clock 501 to detect a synchronization state of the clock phase locked loop circuit and to provide an output of a synchronization detection result 601 to the automatic selection circuit 7.例文帳に追加

同期検出回路６は、可変分周クロック１０１とＶＣＯ分周クロック５０１とを比較することによりクロック位相同期回路の同期状態を検出して、同期検出結果６０１を自動選択回路７に出力する。 - 特許庁

A ring oscillator 34 provided in the phase locked-loop circuit 13 is configured by, for example, differential delay elements 41-44 connected in cascade, and tap signals of respective steps are each supplied to a latch circuit 15 via buffers 14a-14d.例文帳に追加

さらに、位相ロックループ回路１３に設けられるリング発振器３４が、例えば差動型の遅延要素４１〜４４が縦続に接続されて構成され、各段のタップ信号がそれぞれバッファ１４ａ〜１４ｄを介してラッチ回路１５に供給される。 - 特許庁

In a DLL operation mode, a delay locked loop circuit is constituted of a variable delay circuit 110, a phase comparison circuit 120, a shift logic circuit 180, a delay control value retention circuit 170, a variable constant current circuit 140, and a voltage generation circuit 150.例文帳に追加

ＤＬＬ動作モードでは、可変遅延回路１１０と、位相比較回路１２０と、シフト論理回路１８０と、遅延制御値保持回路１７０と、可変定電流回路１４０と、電圧生成回路１５０とによりディレイロックドループ回路が構成される。 - 特許庁

In this frequency synthesizer by a phase locked loop provided with a phase frequency comparator 16, a voltage-controlled oscillator 12 and a frequency divider 14, the voltage-controlled oscillator 12 is provided with varactor lines 82 capable of selecting an oscillation frequency band and a voltage source 90 for selecting varactors of the varactor lines 82.例文帳に追加

位相周波数比較器１６、電圧制御発振器１２および分周器１４を備えた位相ロックトループによる周波数シンセサイザにおいて、電圧制御発振器１２に発振周波数帯域が選択可能なバラクタライン８２と、バラクタライン８２のバラクタを選択させるための電圧源９０を備える。 - 特許庁

The apparatus is provided with a magnetron 11, a high-voltage DC stabilized power source 12, a directional coupler 18 for branching a portion 1a of a microwave 1, an attenuator 19 for attenuating the branched microwaves, and a phase-locked loop circuit 10 including a reference signal transmitter 13, a phase comparator 14 and an anode current control computing element 20.例文帳に追加

マグネトロン１１と、高圧直流安定化電源１２と、マイクロ波１の一部１ａを分岐する方向性結合器１８と、分岐したマイクロ波を減衰する減衰器１９と、基準信号発信器１３と位相比較器１４とアノード電流制御演算器２０とを有する位相同期回路１０とを備える。 - 特許庁

In this frequency synthesizer by a phase locked loop provided with a phase frequency comparator 16, a voltage-controlled oscillator 12 and a frequency divider 14, the voltage-controlled oscillator 12 has a plurality of oscillator steps having different center frequencies and selects one oscillator step as the function of the integral part of a frequency division ratio.例文帳に追加

位相周波数比較器１６、電圧制御発振器１２および分周器１４を備えた位相ロックトループによる周波数シンセサイザにおいて、電圧制御発振器１２は異なる中心周波数を持つ複数の発振器段を有し、分周比の整数部分の関数として１つの発振器段を選択する。 - 特許庁

It is possible with this configuration to avoid abnormal operation of the phase comparator, caused by the equivalent pulse and serrated pulse or noise in a vertical blanking period of the composite synchronization signal, even without a reference oscillation source; and a phase locked loop will be ensured, where an oscillation frequency of the voltage controlled oscillator is prevented from varying by large amounts.例文帳に追加

この構成によると、前記基準発振源がなくても複合同期信号の垂直ブランキング期間の等価パルスおよび切り込みパルスまたはノイズによる位相比較器の異常動作を回避することができ、電圧制御発振器の発振周波数が大きく変動することのないフェーズ・ロックド・ループが得られる。 - 特許庁

In the bit phase synchronized locally generated optical pulse string formation circuit generating a locally generated optical pulse string B synchronized with an input signal optical pulse string A of a bit rate Nfa (N is a natural number), the locally generated pulse light source itself generating the locally generated optical pulse string B is arranged in a phase locked loop in the circuit.例文帳に追加

ビットレートＮｆ_a（Ｎは自然数）の入力信号光パルス列Ａとビット位相が同期している局発光パルス列Ｂを生成するビット位相同期局発光パルス列生成回路において、上記局発光パルス列Ｂを生成する局発パルス光源自身が、位相同期ループ内に配置されている回路である。 - 特許庁

To provide phase comparison signals without variations of a phase cycle even when there is a gap in client signals on the write side and to set a phase comparison cycle by a threshold, by using cyclic signals corresponding to a client data amount estimated to be stored in a demapping FIFO as the phase comparison signals being the phase reference of a phase locked loop for reproducing a client clock.例文帳に追加

フレーム形式で伝送されたラインデータからクライアントデータを取り出して一時的にデマッピングＦＩＦＯ１２に蓄え、このデマッピングＦＩＦＯ１２へのデータの書き込み頻度に対応して位相同期ループによりクライアントデータのクロックを再生して、デマッピングＦＩＦＯ１２からクライアントデータを読み出す構成において、ラインデータに含まれるヘッダ領域やエラー訂正領域によって書き込み周期にギャップがあるため、データの書き込み周期を位相比較の基準としてクロックを再生するのでは、回路が複雑となる。 - 特許庁

A reference macro 15 comprises a PLL (phase locked loop) 16 and clock buffers (buffers for sharing in claims) 17 and 18, and has pseudo interconnections 21 and 22 alternative to those corresponding to interconnections of conventional macros 32, 33, and 34 for data communication as shown in the figure.例文帳に追加

基準マクロ１５は、ＰＬＬ１６とクロックバッファ（請求項における分配用バッファ）１７，１８から構成され、前述した図１０，１１の従来例におけるデータ通信用マクロ３２、３３，３４の配線に対応した配線に変わる擬似配線２１，２２を有している。 - 特許庁

A phase-locked loop circuit 1 includes a PLL 10 and a pretune signal generator 20 for generating a pretune signal S26 to bring the frequency of a signal S1 output from the PLL 10 into the frequency of signal S1 into the tuning frequency band of the PLL 10.例文帳に追加

位相同期ループ回路１は、ＰＬＬ部１０と、ＰＬＬ部１０から出力される信号Ｓ１の周波数をＰＬＬ部１０の同調周波数帯域に高速に引き込むためのプリチューン信号Ｓ２６を生成するプリチューン信号生成部２０とを備えている。 - 特許庁

To obtain a transmission reception switching circuit by which a leakage signal fed to a common use antenna through a transmitter side diode is reduced for a transmission slot preceding period before a transmission slot period where the operation of a phase locked loop(PLL) is started.例文帳に追加

送信スロット期間に先立つ位相同期ループ（ＰＬＬ）８の動作が開始される送信スロット先行期間に、送信側ダイオード１_1 を通して共用アンテナ１３に供給される漏洩信号を低減させることが可能な送受切替回路１を提供する。 - 特許庁

An A system clock generator 2 and a B system clock generator 3 in the duplex configuration of the active system and the standby system are provided while having oscillators 4 and 9, selectors 5 and 10, phase-locked loop (PLL) circuits 6 and 11, output gates 7 and 12 and system switching control circuits 8 and 13.例文帳に追加

発振器４，９、セレクタ５，１０、ＰＬＬ（位相同期ループ）回路６，１１、出力ゲート７，１２、系切替制御回路８，１３を有する運用系と予備系の二重化構成のＡ系クロック発生装置２、Ｂ系クロック発生装置３を備える。 - 特許庁

To provide a delay locked loop (DLL) circuit capable of preventing quality of a demodulation signal from being deteriorated, by making the cycle of phase difference control variable to suppress generation of jitter although there is a conventional problem that the phase difference control can not follow up high-speed movement of a path, jitter becomes greater during despreading, and the quality of the demodulation signal may be deteriorated.例文帳に追加

従来は、位相差制御がパスの高速移動に追従できず、逆拡散の際にジッタが大きくなって、復調信号の品質が劣化してしまうという問題点があり、位相差制御の周期を可変として、ジッタの発生を抑制し、復調信号の品質の劣化を防ぐことができるＤＬＬ回路を提供する。 - 特許庁