「SCLK」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Sampling parts 8 and 14 sample input signals sCLK and sRxD, and a changing point detecting part 9 detects the point of time (changing point) when the logical level of the sampled input signal sCLK is changed.例文帳に追加

サンプリング部８，１４は入力信号ｓＣＬＫ，ｓＲｘＤをサンプリングし、変化点検出部９はサンプリングされた入力信号ｓＣＬＫの論理レベルが変化した時点（変化点）を検出する。 - 特許庁

Each of channel interface signal lines contains a clock SCLK and data transfer between each of I/O devices and a bus arbitrator 15 is executed synchronously with the clock SCLK outputted from the side of transmitting.例文帳に追加

各チャネルインターフェース信号線にはクロックＳＣＬＫが含まれており、各Ｉ／Ｏデバイスとバスアービトレータ１５との間のデータ転送は、送信側から出力されるクロックＳＣＬＫに同期して実行される。 - 特許庁

The clock speed of the first clock (SCLK) is changed as instructed by the CPU unit (201, 202).例文帳に追加

その第１クロック（ＳＣＬＫ）は、ＣＰＵ部（２０１、２０２）の指示に基づいてクロック速度を変更される。 - 特許庁

A diagnosis clock signal SCLK, a diagnosis clock signal CLK and the sleep mode control signal SLP carry out control operations all together, and the start and the end of the sleep mode are carried out by controlling various elements in the clocked scan flip flop 2.例文帳に追加

診断クロック信号SCLK、演算クロック信号CLKおよびスリープモード制御信号SLPは一緒に制御操作を行い、クロックドスキャン・フリップフロップ２内の種々の要素を制御して、スリープモードの開始と終了を行う。 - 特許庁

Image data divided into the 64 gradations, are transferred to a shift register synchronically to a shift clock signal SCLK for four times.例文帳に追加

画像データは６４階調に分けて４回、シフトクロック信号ＳＣＬＫに同期してシフトレジスタに転送される。 - 特許庁

A CPU unit (201, 202) executes a program that is to serve as an object of debugging, according to a first clock (SCLK).例文帳に追加

ＣＰＵ部（２０１、２０２）は、第１クロック（ＳＣＬＫ）に基づいてデバッグ対象となるプログラムを実行する。 - 特許庁

A counter 9 counts a communication clock SCLK, and sets a start signal ST to an H level at counting of eight clocks.例文帳に追加

カウンタ９は、通信クロックＳＣＬＫをカウントし、８クロックカウントした時点でスタート信号ＳＴをＨレベルにする。 - 特許庁

The pulse intervals of the synthetic clocks SCLK generated by synthesizing the internal clocks ICLK 1-4 become all the same.例文帳に追加

内部クロックＩＣＬＫ１−４を合成して生成される合成クロックＳＣＬＫのパルス間隔は、全て等しくなる。 - 特許庁

The 1st microcomputer 10 continuously transmits a serial communication clock SCLK to the 2nd microcomputer 20 at a prescribed frequency.例文帳に追加

第２のマイコン２０には、第１のマイコン１０から一定周期でシリアル通信クロック（ＳＣＬＫ）が連続送信される。 - 特許庁

A first transmission unit (401, 402) transmits debugging data to the external tool device (501, 502), according to the first clock (SCLK).例文帳に追加

第１送信部（４０１、４０２）は、第１クロック（ＳＣＬＫ）に基づいてデバッグデータを外部ツール装置（５０１、５０２）へ送信する。 - 特許庁

An A/D converter 101 performs A/D conversion by sampling a read signal with a system clock sclk of a fixed frequency.例文帳に追加

Ａ／Ｄ変換器１０１は、固定周波数のシステムクロックｓｃｌｋで読出し信号をサンプリングし、Ａ／Ｄ変換を行う。 - 特許庁

In this pixel synchronizing circuit, a delay circuit 22 delays a dot clock PCLK as set by a controller 25 to generate the sampling clock SCLK.例文帳に追加

ディレイ回路２２は、ドットクロックＰＣＬＫにコントローラ２５で設定された遅延を与え、サンプリングクロックＳＣＬＫを生成する。 - 特許庁

The first phase compensation circuit 2 generates a compensated fast clock signal HSCLK obtained by phase-compensating the fast clack signal SCLK.例文帳に追加

第１の位相補整回路２は、高速クロック信号ＳＣＬＫを位相補整した補整高速クロック信号ＨＳＣＬＫを生成する。 - 特許庁

When such a selector signal is received, the selector circuit 256 selects the clock signal CLK2 and outputs it as a system clock signal SCLK.例文帳に追加

セレクタ回路２５６は、係るセレクタ信号を受け取ると、クロック信号ＣＬＫ２を選択し、システムクロック信号ＳＣＬＫとして出力する。 - 特許庁

A sub-clock correcting part 6 of a clock control circuit device 21 corrects the oscillation frequency of a sub-clock signal SCLK, based on a main clock signal MCLK, and a main clock monitoring part 7 monitors the oscillation status of the main clock signal MCLK, based on the sub-clock signal SCLK.例文帳に追加

クロック制御回路装置２１のサブクロック補正部６は、メインクロック信号ＭＣＬＫに基づいてサブクロック信号ＳＣＬＫの発振周波数を補正し、メインクロック監視部７は、サブクロック信号ＳＣＬＫに基づいてメインクロック信号ＭＣＬＫの発振状態を監視する。 - 特許庁

In a scan path test, the semiconductor integrated circuit device is provided with the number of the terminals of a test clock SCLK which is fewer than the number of domains of user clocks (UCLK1 to UCLK3) and comprises a test clock control circuit (TCLKCTL) for controlling whether a pulse of the test clock SCLK is allowed to propagate through a test clock line or to be cut off.例文帳に追加

スキャンパステストの際、ユーザクロック（ＵＣＬＫ１〜ＵＣＬＫ３）ドメイン数よりも少ない数のテストクロックＳＣＬＫの端子を確保し、テストクロックライン上にテストクロックＳＣＬＫのパルスを伝播するか遮断するかを制御するテストクロック制御回路（ＴＣＬＫＣＴＬ）を備えている。 - 特許庁

Input image data is read out synchronously with a signal SCLK asynchronous with an inputted synchronizing signal (ICLK) by the dual port memory 21.例文帳に追加

デュアルポートメモリ２１により、入力映像データが、入力された同期信号（ＩＣＬＫ）とは非同期のＳＣＬＫに同期して読み出される。 - 特許庁

A composite video signal Scomp2 is subjected to signal processing by the analog-digital conversion circuit 12 and the decoding circuit 14 based on the clock signal Sclk.例文帳に追加

コンポジットビデオ信号Ｓｃｏｍｐ２は、クロック信号Ｓｃｌｋに基づいて、アナログ・デジタル変換回路１２とデコーダ回路１４で信号処理される。 - 特許庁

A second transmission unit (405) transmits the debug data to the external tool device (501, 502), according to a second clock (DCLK) that differs from the first clock (SCLK).例文帳に追加

第２送信部（４０５）は、第１クロック（ＳＣＬＫ）と異なる第２クロック（ＤＣＬＫ）に基づいてデバッグデータを外部ツール装置（５０１、５０２）へ送信する。 - 特許庁

A counter circuit 14 counts a pulse PCLK from a ring oscillator 13 in one cycle of a reference clock SCLK from a reference clock generating circuit 11.例文帳に追加

カウンタ回路１４は、基準クロック発生回路１１からの基準クロックＳＣＬＫの１周期内において、リングオシレータ１３からのパルスＲＣＬＫをカウントする。 - 特許庁

A composite video signal Scomp1 is subjected to signal processing by the analog-digital conversion circuit 11 and the decoding circuit 13 based on a clock signal Sclk.例文帳に追加

コンポジットビデオ信号Ｓｃｏｍｐ１は、クロック信号Ｓｃｌｋに基づいて、アナログ・デジタル変換回路１１とデコーダ回路１３で信号処理される。 - 特許庁

When the selection signal CL1 is a first logic level, the clock selection circuit 210 selects the clock signal CLK and outputs it as a first clock signal SCLK, when the selection signal CL1 is a second logic level, the circuit 210 selects a data strobe signal DQS and outputs it as a second clock signal SCLK.例文帳に追加

クロック選択回路２１０は、選択信号ＣＬ１が第１ロジックレベルである場合には、クロック信号ＣＬＫを選択して第１クロック信号ＳＣＬＫとして出力し、選択信号ＣＬ１が第２ロジックレベルである場合、データストローブ信号ＤＱＳを選択して第２クロック信号ＳＣＬＫとして出力する。 - 特許庁

In the case of synchronization transfer with an extension unit upon request from a CPU, the extension unit outputs a system clock SCLK as a RefSig signal externally, and the RefSig signal is delayed by about 1/4 of the period of the system clock SCLK and data D also have a similar delay time.例文帳に追加

制御回路は、ＣＰＵからの要求を受けて拡張ユニットと同期転送するに際し、拡張ユニットは、システムクロックＳＣＬＫをＲｅｆＳｉｇ信号として外部に出力するが、ＲｅｆＳｉｇ信号は、システムクロックＳＣＬＫの周期の１／４程度遅延が発生しており、データＤも同様の遅延時間を有している。 - 特許庁

A frequency dividing circuit 62 divides the frequency of a system clock SCLK by two and outputs a signal S1 having a frequency which is 1024 times as high as an ideal sampling frequency Fs.例文帳に追加

分周回路６２はシステムクロックＳＣＬＫを２分周し、理想的なサンプリング周波数Ｆｓに対して１０２４倍の周波数を有する信号Ｓ１を出力する。 - 特許庁

The frame memory control part 24 controls the input frame memory on the basis of signals SCLK and REQ, input effective information, input line information, and a passing determination result.例文帳に追加

フレームメモリ制御部２４は、ＳＣＬＫとＲＥＱ、入力有効情報と入力ライン情報、及び追い越し判定結果に基づいて入力フレームメモリの制御を行う。 - 特許庁

A parity check 15 checks the communication contents by means of a parity bit P synchronously with an output of a communication end state monitored synchronously with the clock signal SCLK.例文帳に追加

パリティチェック１５は、クロック信号ＳＣＬＫに同期してモニタされた通信完了状態の出力に同期してパリティビットＰによる通信内容のチェックを行う。 - 特許庁

The PLL circuit 1 is supplied with a clock signal CLK output from the receiver RC, and generates a fast clock signal SCLK obtained by frequency-multiplying the clock signal.例文帳に追加

ＰＬＬ回路１は、レシーバＲＣから出力されるクロック信号ＣＬＫが入力され、その信号を周波数逓倍した高速クロック信号ＳＣＬＫを生成する。 - 特許庁

The clock control circuit 20 outputs any one of a plurality of clock signals CLK1 to CLKn as an operation clock signal SCLK of a DDR memory 1.例文帳に追加

クロック制御回路２０は、複数のクロック信号ＣＬＫ１〜ＣＬＫｎのうちいずれか１つをＤＤＲメモリ１の動作クロック信号ＳＣＬＫとして出力する。 - 特許庁

The clock generation circuit 1 comprises: a spread spectrum clock generation circuit 10 generating a modulation clock SCLK with a frequency modulated based on a reference clock RCLK; and a phase comparator 20 that outputs a H level lock signal LOCK when detecting phase coincidence between the reference clock RCLK and the modulation clock SCLK.例文帳に追加

クロック発生回路１は、基準クロックＲＣＬＫに基づいて、周波数を変調させた変調クロックＳＣＬＫを発生するスペクトラム拡散クロック発生回路１０と、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相の一致を検出したときにＨレベルのロック信号ＬＯＣＫを出力する位相比較器２０とを含む。 - 特許庁

Further, the pulse signals ASCLK, BSCLK are turned to a shorter time 'H' than a time being that the scan-clock SCLK is 'H', periods of 'H' of the pulse signals ASCLK and BSCLK are not overlapped.例文帳に追加

尚、パルス信号ＡＳＣＬＫ，ＢＳＣＬＫは、スキャンクロックＳＣＬＫが“Ｈ”である時間よりも短い時間“Ｈ”となり、パルス信号ＡＳＣＬＫ，ＢＳＣＬＫの“Ｈ”の期間は重ならない。 - 特許庁

A shift register circuit 302 generates a control signal increasing or decreasing delay according to a timing signal sclk generated from the data signal it and outputs it to the phase adjusting circuit 303.例文帳に追加

シフトレジスタ回路３０２は、データ信号ｉｔから生成されたタイミング信号ｓｃｌｋに従って、遅延を増減する制御信号を生成し、位相調整回路３０３に出力する。 - 特許庁

A frequency dividing part 2 previously sets a dividing action once according to the abnormal condition detection signal S1 and divides a system clock SCLK to generate a clock CLK2 having the same period as the clock CLK1.例文帳に追加

分周部２は、異常検出信号Ｓ１に応じて分周動作を一旦プリセットしてシステムクロックＳＣＬＫを分周し、クロックＣＬＫ１と同じ周期のクロックＣＬＫ２を生成する。 - 特許庁

In a serial-parallel converter 130, two latch circuits 134, 136 latch input serial data by two latch operations, by using an inverted serial clock resulting from inverting a serial clock SCLK at an inverter circuit 144.例文帳に追加

シリアルパラレル変換器１３０において、シリアル用クロックをインバータ回路１４４で反転した反転シリアル用クロックにより、入力シリアルデータを２つのラッチ回路１３４、１３６に２回のラッチ動作でラッチする。 - 特許庁

A voltage-controlled oscillator 40 varies in oscillation frequency according to the output signal of the low-pass filter 30 to generate the clocks (wclk, sclk), which are supplied to the phase comparators 10-1 to 10-N.例文帳に追加

電圧制御発振器４０は、ローパスフィルタ３０の出力信号に基づいて発振周波数を変化させて前記複数のクロック（wclk、ｓclk)を生成し、これを位相比較器１０_−１〜１０_−Ｎに供給する。 - 特許庁

A data counter 22 counts the number of clock pulses of a serial communication clock signal SCLK outputted from a microcomputer 11 and outputs a reception load signal when the count is coincident with the predetermined number of bits of received data.例文帳に追加

データカウンタ２２は、マイコン１１が出力するシリアル通信用クロック信号ＳＣＬＫのクロックパルス数をカウントし、そのカウント値が予め設定された受信データのビット数に一致すると受信ロード信号を出力する。 - 特許庁

A CPU 31 of radio communication equipment 10 to be activated as a slave outputs a selector signal to a selector circuit 256 for lowering the frequency of a system clock SCLK while performing no operation for receiving a beacon.例文帳に追加

スレーブとして動作する無線通信装置１０の制御ＣＰＵ３１は、ビーコンを受信するための動作を行わない間、システムクロックＳＣＬＫの周波数を低くすべくセレクタ回路２５６にセレクタ信号を出力する。 - 特許庁

A first test circuit section TCi1 receives an address signal a'', a scan-in signal SIN, a scan select signal SS, and a shift clock signal SCLK and outputs an address signal a''' and a scan-out signal SiOUT1.例文帳に追加

第１テスト回路部ＴＣｉ１は，アドレス信号ａ’’，スキャンイン信号ＳＩＮ，スキャンセレクト信号ＳＳ，およびシフトクロック信号ＳＣＬＫを受け，アドレス信号ａ’’’およびスキャンアウト信号ＳｉＯＵＴ１を出力する。 - 特許庁

A second circuit section TCi2 receives the scan-out signal SiOUT1, a scan select signal SS, a write control signal WCTRL, and a scan clock signal SCLK, and outputs a scan-out signal SOUT.例文帳に追加

第２テスト回路部ＴＣｉ２は，スキャンアウト信号ＳｉＯＵＴ１，スキャンセレクト信号ＳＳ，ライトコントロール信号ＷＣＴＲＬ，およびスキャンクロック信号ＳＣＬＫが入力され，スキャンアウト信号ＳＯＵＴを出力する。 - 特許庁

This semiconductor integrated circuit device is composed of an independent two phase type scan flip-flop 11 and a clock supply circuit 12, generating two pulse signals ASCLK, BSCLK from a scan-clock SCLK.例文帳に追加

この半導体集積回路装置は、独立２相型スキャンフリップフロップ１１と、スキャンクロックＳＣＬＫから２つのパルス信号ＡＳＣＬＫ，ＢＳＣＬＫを生成するクロック供給回路１２から構成されている。 - 特許庁

The clock supply circuit 12 generates a pulse signal ASCLK which is synchronized with rise of the SCLK and turned to 'H' and a pulse signal BSCLK which is synchronized with fall of and turned to 'H', and outputs it.例文帳に追加

クロック供給回路１２は、スキャンクロックＳＣＬＫを入力とし、ＳＣＬＫの立ち上がりに同期して“Ｈ”となるパルス信号ＡＳＣＬＫと、立ち下がりに同期して“Ｈ”となるパルス信号ＢＳＣＬＫを生成し出力とする。 - 特許庁

An input output interface 4 receives an external clock signal SCLK and communicates communication data SIN comprising a prescribed number of frames in a prescribed bit number including the parity bit P synchronously with the clock signal by each bit with other electronic circuit.例文帳に追加

入出力インターフェース４は、外部からのクロック信号ＳＣＬＫを受け、これに同期してパリティビットＰを含む所定ビット数の所定数のフレームからなる通信データＳＩＮを、他の電子回路との間でビットごとに通信する。 - 特許庁

The multiplexer alternatively selects one between the two input signals according to a switch signal CLOCK_-SEL given from the outside and inputs the selected input signal as a system clock SCLK to communicate with the outside to an external interface part 11.例文帳に追加

マルチプレクサは、外部から与えられる切替信号ＣＬＯＣＫ＿ＳＥＬにより、２つの入力信号のうち一方を択一的に選択し、外部と通信をするためのシステムクロックＳＣＬＫとして、外部インタフェース部１１に入力される。 - 特許庁

The passing determination part 23 determines whether passing will occur with respect to image data read from an input frame memory or not in accordance with signals ICLK and SCLK, scaling factor information, and input determination threshold information and in consideration of a scaling factor.例文帳に追加

追い越し判定部２３は、ＩＣＬＫとＳＣＬＫ及びスケーリング率情報と入力判定閾値情報に従い、スケーリング率を考慮して、入力フレームメモリから読み出された映像データにおいて追い越しが発生するか否かを判定する。 - 特許庁

When the gradation bit number m of the gradation data is smaller than the composite gradation bit number M, the shift register 12 resets interior data in advance, and the SCLK counter 17 rests the number of counts at timing in which the number of counts reaches 2^m times.例文帳に追加

そして、階調データの階調ビット数ｍが構成階調ビット数Ｍよりも小さい場合には、シフトレジスタ部１２は、予め内部データをリセットするとともに、ＳＣＬＫカウンタ１７は、カウント数が２^m回に達したタイミングで、カウント数をリセットする。 - 特許庁

Based on a difference between the phase of system clocks (SCLK, HSCLK, CK) and the phase of the data strobe signal DQS, the delay detection circuit 18 creates phase difference data P indicating the transmission delay, and supplies the data to the system clock synchronizing circuit 19.例文帳に追加

遅延検出回路（１８）は、システムクロック（ＳＣＬＫ、ＨＳＣＬＫ、ＣＫ）の位相とデータストローブ信号（ＤＱＳ）の位相との差に基づいて伝達遅延を示す位相差データ（Ｐ）を生成してシステムクロック同期化回路（１９）に供給する。 - 特許庁