「adder」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

The adder is provided with a plurality of calculation stages, each of which is related to one or more bit positions.例文帳に追加

本発明の加算器は、各々が一つあるいはそれ以上のビット位置と関連する複数の計算段を備える。 - 特許庁

After the lapse of a fixed time, the switch 24 between the cancel circuit 23 and the adder circuit 26 is turned off by the time constant circuit 25.例文帳に追加

時定数回路２５により一定時間後、キャンセル回路２３と足し算回路２６の間にあるスイッチ２４をOFFする。 - 特許庁

When no carry is generated, a cumulative product sum value outputted from the second two-input adder 14 is outputted.例文帳に追加

キャリーが発生していなかった場合、第２の２入力加算器１４の出力値である積和累積値を出力する。 - 特許庁

An adder 31 sums output values of the multipliers 34, 35 to obtain a present output value.例文帳に追加

そして乗算器３４，３５のそれぞれの出力値を加算器３１にて加算することで、現在の出力値を求める。 - 特許庁

The calculator 54 forms a filter coefficient to be used in the filter 53 from the output of the adder 55.例文帳に追加

係数算出器５４は雑音付加器５５の出力から打ち消しフィルタ５３で用いるフィルタ係数を作成する。 - 特許庁

A nonlinear conversion circuit 9 applies nonlinear conversion to an output of the adder circuit 8 to provide a motion detection signal.例文帳に追加

非線形変換回路９は、加算回路８の出力を非線形変換して動き検出信号を出力する。 - 特許庁

The time data is converted into synthetic voice data representing a time by the voice synthesis unit 18 and given to an adder 21.例文帳に追加

時刻データは、音声合成部１８で時刻を表す合成音声データに変換され、加算器２１に与えられる。 - 特許庁

An adder 104 performs summing of lower bits and based on the result, a summer 105 performs summing of higher bits.例文帳に追加

加算器１０４は下位ビットの加算を実行し、この結果に基づいて加算器１０５は上位ビットの加算を実行する。 - 特許庁

An adder mean 3 digitally adds digital data provided from the sinusoidal wave data output means (1a, 1b,...).例文帳に追加

加算手段３は、正弦波データ出力手段（１ａ、１ｂ、…）により出力されたデジタルデータをデジタル領域で加算する。 - 特許庁

Then, an adder 4 performs addition processing of a signal obtained by delaying the input image signal for a prescribed time and the correction data.例文帳に追加

そして、入力映像信号を所定時間遅延した信号と補正データとが加算器４で加算処理される。 - 特許庁

A time information adder 7 adds a time stamp to the packet data, and a 1394-bus processor 8 transmits the data.例文帳に追加

そして時間情報付加部７がパケットデータにタイムスタンプを付加して１３９４バス処理部８よりデータを伝送する。 - 特許庁

An adder circuit 21 sums signals whose frequency is multiplied by a frequency double circuit 13 and a frequency quadruple circuit 14.例文帳に追加

２倍周回路１３と４倍周回路１４により倍周された信号は、加算回路２１により合成される。 - 特許庁

The first adder ADD1 receives and adds the absolute difference data and first accumulative data and outputs a first sum.例文帳に追加

第一の加算器ADD1は前記差分絶対値データと第一の累計データとを受け取り加算し、第一の和を出力する。 - 特許庁

Also, an adder for adding the money amounts of the merchandise whose merchandise codes are read by the code reader 22 for the customer is provided.例文帳に追加

また、客用コード読取装置２２により商品コードが読取られた商品の金額を合計する加算器を設ける。 - 特許庁

A horizontal outline correction section 26 receives the output signal of the weighting adder 22 and generates a horizontal outline correction signal.例文帳に追加

水平輪郭補正部２６は、加重加算器２２の出力信号を受けて水平輪郭補正信号を生成する。 - 特許庁

The portable terminal device 10 includes first and second housings 20 and 30, a torque adder 41a and a flexible pad 50.例文帳に追加

携帯端末装置１０は、第１及び第２筐体２０，３０、トルク付加装置４１ａ及び弾性パッド５０を備える。 - 特許庁

An adder 18-5 adds this on-dot position, and the counts of a line counter 18-6 and a frame counter 18-7.例文帳に追加

足し算部１８−５はこのオンドット位置とラインカウンタ１８−６、フレームカウンタ１８−７の計数値とを加算する。 - 特許庁

Each communication device is provided with a control section 23, a plurality of grain control amplifiers 26 and an adder 27.例文帳に追加

各通話装置に、制御部２３と、話者に応じて複数設けられたゲインコントロールアンプ２６と、加算器２７とを設ける。 - 特許庁

Based on said timing, the power measuring signal adder 202 adds a power measuring signal to the termination of the data signal.例文帳に追加

そのタイミングに基づいて電力測定信号付加部２０２は、データ信号の終端に電力測定信号を付加する。 - 特許庁

The counter output is added by an adder 15 to inputted digital data to obtain actions similar to fade-in and fade-out.例文帳に追加

このカウンタ出力は加算器１５で入力されるデジタルデータと加算され、フェードイン、フェードアウトと同様の作用をする。 - 特許庁

The interrogator 20 adds this feedback signal to transmit data 2a by an adder 12 to obtain a modulated signal 2b.例文帳に追加

質問機２０では、このフィードバック信号を加算機１２により送信データ２ａに加算して変調信号２ｂとする。 - 特許庁

The voltage bias circuit is provided with a peak detector 12 and a power source 9 for supplying each output to an adder 13.例文帳に追加

電圧バイアス回路は、ピーク検出器１２と、合算器１３に各出力を供給する電源９とを有する。 - 特許庁

The multiplier 103 multiplies the data of the input signal with the tap coefficient and outputs the product to an adder 108.例文帳に追加

乗算器１０３では、入力信号のデータとタップ係数とが乗算されて加算器１０８に出力される。 - 特許庁

An adder section 42 sums a weighted mean Ea corresponding to a processing object pixel, the second order differential value Ed, and the errors e.例文帳に追加

加算部４２では、処理対象画素に対応する重み付け平均Ｅａと、２階微分Ｅｄと、誤差ｅを加算する。 - 特許庁

A defective pixel detection means 7 receives this signal via 1H delay circuits 51-53, an adder circuit 11, and LPFs 61-63.例文帳に追加

この信号は１Ｈ遅延回路51〜53、加算回路11、ＬＰＦ61〜63を経て欠陥画素検出手段７に入力される。 - 特許庁

A value resulting from applying low pass filter processing to the output of the adder 20 represents the gradient b(k) of the propagation path characteristics of the slot.例文帳に追加

加算器２０の出力を低域通過フィルタ処理した値が、そのスロットの伝搬路特性の傾きｂ（ｋ）となる。 - 特許庁

The circuit adopts a method where a write address register 16 and an adder 17 are combined and the write address is increased by 32+1 each.例文帳に追加

書き込みアドレスレジスタ１６と加算器１７を組み合わせ、書き込みアドレスが３２＋１づつ増加する方法をとる。 - 特許庁

An adder section 17 accumulates the points with an operation detection signal from an operation detection section 15 and stores the accumulated points to a memory 18.例文帳に追加

加算部17は、操作検出部15からの操作検出信号によってポイントを累積加算しメモリ18に記憶させる。 - 特許庁

The line average concentration read from the FIFO type memory S3 receiving the read command is inputted to an adder-subtracter S9.例文帳に追加

読出し指令を受けたＦＩＦＯ型メモリＳ３から読出されたライン平均濃度は、加減算器Ｓ９に入力される。 - 特許庁

The circuit has an absolute difference circuit 110, a first adder ADD1, a first register REG1, and a first selective circuit SEL1.例文帳に追加

本発明の回路は、差分絶対値回路110と第一の加算器ADD1と第一のレジスタREG1と第一の選択回路SEL1とを備える。 - 特許庁

The differential unit 5 generates displacement components which are the difference of the signals, and the adder 6 generates sum components of the signals.例文帳に追加

差分器５では各信号の差である変位成分が生成され、加算器６では各信号の和成分が生成される。 - 特許庁

An adder circuit 6 adds image data of each scanning period from the line sensor 8 for each pixel.例文帳に追加

加算回路６は、前記所定期間において、ラインセンサ３からの各走査周期の画像データを各画素ごとに加算する。 - 特許庁

The adder 4 adds the current from the amplifier 1 to the current from the amplifier 2.例文帳に追加

加算器４は、第１差動増幅器１からの電流と、第２差動増幅器２からの電流の加算を行うものである。 - 特許庁

To provide a dual concurrent pipeline floating point adder unit shortening arithmetic delay time in a short path.例文帳に追加

ショートパスにおける演算遅延時間を短縮した二重並行パイプライン浮動小数点加算器ユニットを提供する。 - 特許庁

The adder 97 adds the first torque target value Tm^*1 and the second torque target value Tm^*2 to obtain a motor torque command value Tm.例文帳に追加

加算器９７は、第１トルク目標値Tm^*1と第２トルク目標値Tm^*2を加え合わせてモータトルク指令値Tmとする。 - 特許庁

The shifting part 29 shifts the phase of a signal obtained from the processing part 28 by π/2 and outputs the result to an adder 30.例文帳に追加

シフト部２９は、処理部２８から得られた信号の位相を、π／２だけシフトして、加算器３０に出力する。 - 特許庁

In addition, feedback connection of the output part of the delay element 4 is performed to the input part 3 of the adder 3 through the points P, Q, R.例文帳に追加

また、遅延素子４の出力部は点Ｐ，Ｑ，Ｒを通り加算器３の入力部へフィードバック接続される。 - 特許庁

Thus, information outputted from the clipping circuit 8 is outputted to and displayed on a CRT 21 via an adder 5.例文帳に追加

これにより、クリッピング回路８より出力された情報が、加算器５を介してＣＲＴ２１に出力、表示される。 - 特許庁

The signal detector 7, the local oscillator 8, the switch 9 and the adder 10 correspond to a superimposing means.例文帳に追加

これらのうち、信号検出器７と、局部発振器８と、スイッチ９と、加算器１０とが重畳手段に対応する。 - 特許庁

A multiplier 12 and an adder 13 reduce the output frequency of V/f control in proportion to the estimated load angle.例文帳に追加

乗算器１２と加算器１３は、推定された負荷角に比例して、Ｖ／ｆ制御の出力周波数を低減する。 - 特許庁

One of holders 2 and 3 is selected, inputted to the adder and outputted as phase information by the selector 4.例文帳に追加

選択装置４は、保持装置２，３の一方を選択して加算器１に入力し、位相情報として出力する。 - 特許庁

Sharing the use of components makes it possible to reduce the multiplier, adder circuit, and the like, thereby reducing the power consumption.例文帳に追加

構成要素を共用することにより、乗算器や加算回路などを減らして電力消費を低くすることができる。 - 特許庁

To provide a method which modifies a group of full adder circuits to compute a logic function of a set number of input bits.例文帳に追加

全加算回路グループを変更し、所定の数の入力ビットの論理関数を計算する方法を提供する。 - 特許庁

The sensor 16 detects the vibration or sound output of the loudspeaker 15, and outputs a detecting signal to the adder 12.例文帳に追加

センサ１６は、スピーカ１５の振動もしくは音響出力を検出して加算器１２に検出信号を出力する。 - 特許庁

One-bit delay adder circuits 44 and 46 perform delay addition to produce a pulse with 3-bit width.例文帳に追加

さらに、１ビット遅延加算回路４４，４６によって遅延加算処理を行うことで、３ビット幅をもつパルスが生成される。 - 特許庁