「bit flip」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

When the scan clock signal SCK (k) is supplied, the scan clock signal SCK (k) is supplied sequentially from the scan flip-flop SFF*, and thus the scan flip-flop SFF and SFF* can be properly acted as an n-bit shift register implementing sequentially the shift action from the scan flip-flop SFF*.例文帳に追加

スキャンクロック信号ＳＣＫ（ｋ）を供給する際にスキャンフリップフロップＳＦＦ＊から順にスキャンクロック信号ＳＣＫ（ｋ）を供給して、スキャンフリップフロップＳＦＦ，ＳＦＦ＊をスキャンフリップフロップＳＦＦ＊から順にシフト動作するｎビットのシフトレジスタとして機能させる。 - 特許庁

A flip-flop circuit 81-L-K holds inputted digital data (data) by unit of bit, sequentially outputs the data to rear stages and finally holds data K(bitL).例文帳に追加

フリップフロップ回路81-L-Kは、入力したデジタルデータ（データ）を１ビット単位で保持し、順次後段に出力し、最終的にデータK(bitL)を保持する。 - 特許庁

Upper rank bit data Data1 received from the first receiver is delayed by a predetermined time by a flip-flop part 201.例文帳に追加

第１レシーバからの上位ビットデータＤａｔａ１は、フリップフロップ部２０１によって所定時間だけ遅延される。 - 特許庁

To improve the accuracy of A/D conversion, while making the function of a one-bit D/A converter used concurrently in flip-flops.例文帳に追加

フリップフロップにて１ビットＤ／Ａ変換器の機能を併用させることを可能としつつ、Ａ／Ｄ変換精度を向上させる。 - 特許庁

A serial output shift resistor 5 is formed of a plurality of stages of bits, and the final-stage bit comprises a final-stage selector and a D flip-flop.例文帳に追加

シリアル出力シフトレジスタ５は、複数段ビットで構成され、その終段ビットは、終段セレクタ，Ｄフリップフロップとを備える。 - 特許庁

Also, the output registers 9, 18 are constituted of flip-flop with scan, and flip-flop with scan constitutes scan path for the bit of random access memories 6, 15 having the same address constitution.例文帳に追加

また、出力レジスタ９，１８は、スキャン付きフリップフロップで構成され、スキャン付きフリップフロップはアドレス構成が同一のランダムアクセスメモリ６，１５のビットについてスキャンパスを構成する。 - 特許庁

The delayed upper rank bit data Data1 and the lower rank bit data Data2 are synchronized and integrated at a post stage flip-flop 205 and transferred to the image display means while jitter is removed.例文帳に追加

この遅延された上位ビットデータＤａｔａ１と、下位ビットデータＤａｔａ２とが、後段のフリップフロップ２０５で同期されて合成されて、ジッタが除去された状態で画像表示手段に転送される。 - 特許庁

An operation testing serial digital signal inputted to the input terminal 11b is converted into an n-bit parallel digital signal through a serial/parallel converter 17, an n-bit counter 18 and a flip flop(FF) 19.例文帳に追加

シリアル／パラレル変換部１７乃至フリップフロップ１９は、入力端子１１ｂに入力される動作テスト用のシリアルディジタル信号をｎビットパラレルディジタル信号に変換する。 - 特許庁

A pulse signal 1, of which the amount of jitter is to be measured, is frequency-divided by an m-dividing circuit 13, then turned into an n-bit delay pulse by a pulse delay circuit 14, and given to an n-bit flip-flop 16 as a clock input.例文帳に追加

ジッタ量を測定すべきパルス信号１は、ｍ分周回路１３で分周された後、パルス遅延回路１４でｎビットの遅延パルスとなり、ｎビットフリップフロップ１６にクロック入力として与えられる。 - 特許庁

The counter 100 comprises D-type flip-flop circuits 111, 121, 131 and 141 of a first to a fourth stage indicate each bit value (Q[0]-Q[3]) of a first to a fourth bit and a D-type flip-flop circuit 101 to determine which bit value should be reversed.例文帳に追加

又、グレイコードカウンタ１００は、第１のビットから第４のビットの各値（Ｑ［０］〜Ｑ［３］）を示す第１段から第４段までのＤ型フリップフロップ回路１１１，１２１，１３１，１４１と、クロック信号の入力毎に、何れのビットの値を反転させるかを決定するためのＤ型フリップフロップ回路１０１とを有する。 - 特許庁

A non-volatile memory 10 is constituted of plural flip-flop connected to each other end of each bit line other than a first register 11 consisting of plural flip-flop connected to each one end of each bit line 2 of a memory cell array 1, and is provided with a second register 12 for testing the discontinuity of each bit line 2.例文帳に追加

不揮発性メモリ１０は、メモリセル・アレイ１の各ビット線２の各一端と接続される複数のフリップ・フロップからなる第１レジスタ１１の他に、各ビット線２の各他端と接続される複数のフリップ・フロップからなり、各ビット線２の断線検査用の第２レジスタ１２を備えている。 - 特許庁

Here, the potential of the read bit line RBL_m is input to an inverting amplifier circuit such as a flip-flop circuit FF_m, and the potential which has been inverted by the inverting amplifier circuit is output to the write bit line WBL_m.例文帳に追加

ここで、読み出しビット線ＲＢＬ＿ｍの電位はフリップフロップ回路ＦＦ＿ｍのような反転増幅回路に入力され、反転増幅回路によって反転された電位が書き込みビット線ＷＢＬ＿ｍに出力される構造とする。 - 特許庁

The detection of a defective bit is carried out with respect to a plurality of output data bits (D[3:0]) of a memory circuit, and a comparator circuit (15) is arranged for outputting this detection result by degrading to one bit signal, and the output signal of this comparator circuit (15) is stored in a flip-flop (20).例文帳に追加

メモリ回路の複数出力データビット（Ｄ［３：０］）に対し、不良ビットの検出を行ないその検出結果を１ビット信号に縮退して出力する比較回路（１５）を設け、この比較回路（１５）の出力信号をフリップフロップ（２０）に格納する。 - 特許庁

To reduce power consumption by making dull the peak of a waveform of a current that flows in a write bit line, when writing data into a flip-flop circuit, while inverting a voltage to be supplied to a pair of write bit lines, thereby reducing the power supply noise.例文帳に追加

書込用ビット線対に供給される電圧を反転させてフリップフロップ回路にデータを書き込む場合に、書込用ビット線を流れる電流波形のピークを鈍らせて、電源ノイズを低減させ、ひいては低消費電力化を図ることができるようにする。 - 特許庁

The three-value switching section 420 switches three input signals in accordance with two-bit control signals SW1, SW2 and inputs one selected signal to a clock terminal CK of the post-state flip-flop 410.例文帳に追加

３値切替部４２０は、２ビットの制御信号ＳＷ１，ＳＷ２に従って３つの入力信号を切り替えて、選択した１つの信号を後段のフリップフロップ４１０のクロック端子ＣＫに入力する。 - 特許庁

A flip-flop circuit 82-L-K holds the inputted digital data (a key pattern) by unit of bit, sequentially outputs the data to rear stages and finally holds a key pattern K(bitL).例文帳に追加

フリップフロップ回路82-L-Kは、入力したデジタルデータ（キーパターン）を１ビット単位で保持し、順次後段に出力し、最終的にキーパターンK(bitL)を保持する。 - 特許庁

By this configuration, the output bit series from the scan chain is diffused and is outputted to the outside, preventing leakage of data stored in a flip-flop.例文帳に追加

本構成により、スキャンチェインからの出力ビット系列が拡散され外部に出力されることになり、フリップフロップに格納されたデータの漏洩を防止することができる。 - 特許庁

Thus, it is made possible to read out a data from a memory cell 10 in the state in which the output node N2 of the flip-flop circuit is separated from the 2nd bit line BL_R.例文帳に追加

これにより、フリップフロップ回路の出力節点Ｎ２が第２ビット線ＢＬ＿Ｒから分離された状態でメモリセル１０からデータを読み出せるようにする。 - 特許庁

When the bit value of received data Dx outputted from the flip flop 101i is matched with the preamble <B> matching pattern which a preamble <B> matching detection part 103a possesses, the preamble <B> matching detection part 103a sets the output value to "1".例文帳に追加

プリアンブル〈Ｂ〉一致検出部１０３ａは、フリップフロップ１０１ｉより出力された受信データＤｘのビット値と自己に保有するプリアンブル〈Ｂ〉一致パターンとが一致すれば出力値を「１」にする。 - 特許庁

A register 80 is provided with eight flip-flops each holding 4-bit data synchronously with a clock to divide a 32-bit multiplication result into eight 4-bit data successively from the uppermost bit and store the eight 4-bit data.例文帳に追加

レジスタ８０は、４ビットのデータをクロックに同期して保持するフリップフロップを８つ備え、３２ビットの乗算結果を最上位ビットから順に４ビットずつ分けて保持する。 - 特許庁

During a start of a data reading from a memory cell 1, a driving voltage is supplied to pull-down transistors T20 and T21 of a flip-flop type sense amplifier 2 to discharge electric charges on bit lines BL0 and BL1.例文帳に追加

メモリセル１からのデータ読み出し開始時に、フリップフロップ型センスアンプ２のプルダウン・トランジスタＴ２０，Ｔ２１に駆動電圧を供給し、ビット線ＢＬ０，ＢＬ１上の電荷を放電する。 - 特許庁

Each of the memory cell and the redundant memory cell has a memory element disposed in an area in which a bit and a word line intersect each other via an insulator, and the inspection circuit has a plurality of flip-flop circuits and an interface circuit.例文帳に追加

メモリセルと冗長メモリセルの各々は、ビット線とワード線が絶縁体を介して交差する領域に設けられた記憶素子を有し、検査回路は複数のフリップフロップ回路とインターフェース回路を有する。 - 特許庁

A preamble <A> matching detection parts 102a to 102h set output values to "1" when bit values of received data outputted by flip flops 101a to 101i are matched with preamble <A> matching patterns which the preamble <A> matching detection parts 102a to 102h possess.例文帳に追加

プリアンブル〈Ａ〉一致検出部１０２ａ〜１０２ｈは、フリップフロップ１０１ａ〜１０１ｉによって出力された受信データのビット値と自己に保有するプリアンブル〈Ａ〉一致パターンとが一致すれば出力値を「１」にする。 - 特許庁

In the second operation section 40, a logical operation unit 402 operates inputted values YA, YB held in flip- flops 406, 408 together with the carry bit from the first operation section 30.例文帳に追加

第２の論理演算部では論理演算ユニット４０２によりフリップフロップ４０６，４０８に保持した入力値ＹＡ，ＹＢを第１の演算部３０からのキャリービットとともに演算する。 - 特許庁

An n-bit bus data output buffer is classified into four groups, and control signals #1 to #4 outputted from the flip-flop circuits 41 to 44 are fed to output buffers 11 to 14 by each group with distribution.例文帳に追加

ｎビットバスデータの出力バッファを４グループに分割し、各フリップフロップ回路４１〜４４から出力される各制御信号＃１〜＃４を、それぞれ、各グループ別に出力バッファ１１〜１４に分散して加える。 - 特許庁

The arithmetic result flag is compared with a skip condition bit in the instruction set by a matching circuit 8, and when the both are matched, a skip flag is set in a flip-flop 9.例文帳に追加

この演算結果フラグと、命令セットにおけるスキップ条件ビットとを合致回路８で比較して、両者が一致した場合、フリップフロップ９にスキップフラグをセットする。 - 特許庁

Counter units 51-0 to 51-19 are unit of the same configuration comprising a counter of 20 bits, and each counter unit is composed of a half adder 53, a multiplexer 54 of one bit and a delay flip-flop 55.例文帳に追加

カウンタユニット５１−０〜５１−１９は各々２０ビットのカウンタを構成する同一構成のユニットであり、ハーフアダー５３と、１ビットのマルチプレクサ５４とディレイフリップフロップ５５から構成されている。 - 特許庁

The output signal DI of n-bit width becomes signals DO0' to DO3' with n-bit width and period of 4T synchronizing with sampling clock signals A to D produced by gradually delaying a basic clock signal for period T of DI when it is input in an n-bit edge trigger flip-flop circuit connected in parallel.例文帳に追加

ビット幅ｎビットの出力信号ＤＩは、並列接続されたｎビットエッジトリガフリップフロップ回路に入力されると、基本クロック信号をＤＩの周期Ｔずつ段階的に遅延させて生成したサンプリングクロック信号Ａ〜Ｄに同期して周期が４Ｔであり、かつビット幅ｎビットの信号ＤＯ０’〜ＤＯ３’となる。 - 特許庁

Then, RS flip-flop 23 is set by an OR condition of the pulse output by the rising pulse generation part 29, reset by the pulse output by the falling pulse generation part 30 and a counter 26 which measures one bit period is cleared at a state that the RS flip-flop 23 is reset and when the OR condition of the pulse is established.例文帳に追加

そして、ＲＳフリップフロップ２３を、立上りパルス発生部２９より出力されるパルスのＯＲ条件でセットして立下りパルス発生部３０より出力されるパルスでリセットし、１ビット期間を計測するカウンタ２６をＲＳフリップフロップ２３がリセット状態で且つ前記パルスのＯＲ条件が成立した場合にクリアする。 - 特許庁

An output of the n-bit flip-flop 16 is stored in a first jitter- data latch circuit 17, and at the next time, new data are stored in the first jitter-data latch circuit 17 while data at the last time are shifted to a second jitter-data latch circuit 18.例文帳に追加

ｎビットフリップフロップ１６の出力は第１のジッタ情報ラッチ回路１７に格納され、次の回で新たなデータが第１のジッタ情報ラッチ回路１７に格納されると同時に前回のデータは第２のジッタ情報ラッチ回路１８に移される。 - 特許庁

A buffer circuit of a CMOS configuration is connected between an output node N2 of a flip-flop circuit of a CMOS configuration and a 2nd bit line BL_R for reading data, and also a pair of control nodes N5, N6 of the buffer circuit is connected to a pair of word lines WL, /WL, respectively.例文帳に追加

ＣＭＯＳ構成のフリップフロップ回路の出力節点Ｎ２とデータ読み出し用の第２ビット線ＢＬ＿Ｒとの間にＣＭＯＳ構成のバッファ回路を接続するとともに、バッファ回路の一対の制御節点Ｎ５，Ｎ６を一対のワード線ＷＬ，／ＷＬにそれぞれ接続する。 - 特許庁

A bit serial signal 212_0 of each frame sequentially transfers a shift register composed of flip-flop circuits 250 to 257, and the existence/absence of frame synchronization is discriminated when coincidence circuits 260 to 267 make bits of respective stages coincide with corresponding bits of the synchronous pattern 220_0.例文帳に追加

フレームごとのビットシリアルな信号２１２_0は、フリップフロップ回路２５０〜２５７からなるシフトレジスタを順次転送され、それぞれの段のビットが同期パタン２２０_0の対応するビットと一致回路２６０〜２６７で一致をとられることでフレーム同期の有無が判別される。 - 特許庁

A semiconductor storage device includes: the TRUE side storage transistor and BAR side storage transistor; selection transistors connected between drains of both storage transistors and corresponding bit lines; a word line connected to gates of two selection transistors; a flip-flop composed by cross connecting two CMOS inverters; and two gate transistors connected between the drains of respective storage transistors and corresponding input/output section of the flip-flop.例文帳に追加

ＴＲＵＥ側記憶トランジスタおよびＢＡＲ側記憶トランジスタと、両記憶トランジスタのドレインと対応するビット線との間に接続された選択トランジスタと、２つの選択トランジスタのゲートに接続されたワード線と、２つのＣＭＯＳインバータをクロス接続して構成されたフリップフロップと、各記憶トランジスタのドレインとフリップフロップの対応する入出力部との間に接続された２つのゲートトランジスタとを備える。 - 特許庁

This device is provided with a flip-flop circuit for setting first and second storage nodes to one side and the other side of first and second potential levels in accordance with stored data, and a switch circuit coupling electrically an internal node coupled electrically to a bit line and the first potential in accordance with the potential level of the storage node of one side in reading data.例文帳に追加

記憶するデータに応じて、第１および第２の記憶ノードを第１および第２の電位レベルの一方および他方に設定するためのフリップフロップ回路と、データ読出時において、一方の記憶ノードの電位レベルに応じて、ビット線と電気的に結合された内部ノードと第１の電位とを電気的に結合するスイッチ回路とを設ける。 - 特許庁

In the output component, the output from a input multiplexer 202 is clock driven by a cycle counter 200, stepped through the bit of a programmable control register 201, and connected with the D inputs of two D flip-flops 203 and 204 to transit their Q outputs with the positive and negative edges of a clock.例文帳に追加

出力構成要素では、入力マルチプレクサ２０２の出力は、サイクル・カウンタ２００でクロック駆動され、プログラム可能制御レジスタ２０１のビットを通してステップしかつ２つのＤフリップフロップ２０３と２０４のＤ入力に接続され、それらのＱ出力を、それぞれ、クロックの正エッジ、負エッジで遷移させる。 - 特許庁

In latter n-bit edge trigger flip-flop circuit, it synchronizes with a single phase sampling clock signal E with different phase in the period T of DI from the sampling clock signal A, and is input in a measurement terminal 30 of the general-purpose tester by same timing as the output signal of 4n-bit width.例文帳に追加

出力信号ＤＯ０’〜ＤＯ３’は、さらに、後段のｎビットエッジトリガフリップフロップ回路において、サンプリングクロック信号ＡとはＤＩの周期Ｔ内で位相の異なる単相のサンプリングクロック信号Ｅに同期し、ビット幅４ｎビットの出力信号として、同一タイミングで汎用テスタ３の測定用端子３０に入力される。 - 特許庁