「bit lines」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

According to such a control scheme, a discharge operation of the global bit lines is performed before a selecting operation of local and global bit lines.例文帳に追加

このような制御スキームによると、グローバルビットラインの放電動作はローカル及びグローバルビットラインの選択動作の以前に実行される。 - 特許庁

To realize a semiconductor device equipped with a gate protecting function while restraining an increase of an array area in a transistor array equipped with diffusion bit lines and word lines intersecting the bit lines.例文帳に追加

拡散ビット線とこれに交差するワード線を備えたトランジスタアレイにおいて、アレイ面積の増大を抑制しつつ、ゲート保護機能を備えた半導体装置を実現する。 - 特許庁

A semiconductor memory device is provided with a memory array section 1, word lines 2, memory cells 3, bit lines 4, sense amplifiers 5, dummy bit lines 6, dummy memory cells 7, and a plurality of dummy sense amplifiers 8a, 8b, 8c.例文帳に追加

半導体記憶装置に、メモリアレイ部１、ワード線２、メモリセル３、ビット線４、センスアンプ５、ダミービット線６、ダミーメモリセル７、および複数のダミーセンスアンプ８ａ，ｂ，ｃを設ける。 - 特許庁

A plurality of source lines SRC0e-SRC8ko are arranged along each of a plurality of bit lines, and are connected with each of a plurality of bit lines when reading data.例文帳に追加

複数のソース線ＳＲＣ０ｅ〜ＳＲＣ８ｋｏは、複数のビット線のそれぞれに沿って配置され、データの読み出し時に複数のビット線のそれぞれに接続される。 - 特許庁

To form bit lines wherein the composition and formation conditions of a bit line hard mask pattern and a bit line nitride film spacer are varied and bit lines are formed, to improve a process margin of an SAC process and decrease an SAC process failure.例文帳に追加

ＳＡＣ工程のマージンを高め、ＳＡＣ工程失敗を低減させるため、ビットラインハードマスクパターン及びビットライン窒化膜スペーサの成分及び形成条件を変化させてビットラインを形成する。 - 特許庁

Bit line drivers 10∼12 selects eight bit lines BL of two by two lines form four regions A∼D, and causing output current of the constant current circuit corresponding to the bit line BL to flow in each bit line BL.例文帳に追加

ビット線ドライバ１０〜１２は、４つの領域Ａ〜Ｄから２本ずつ８本のビット線ＢＬを選択し、各ビット線ＢＬにそのビット線ＢＬに対応する定電流回路の出力電流を流す。 - 特許庁

This memory circuit includes a plurality of parallel bit lines 21 to 28 connected to a plurality of memory cells 12, a plurality of sense amplifiers 341 to 344 connected to the bit lines, and a plurality of switches 351 to 354 each being connected to a pair of bit lines out of the plurality of bit lines for switchably short-circuiting the pair of bit lines.例文帳に追加

メモリ回路は、複数のメモリセル１２に接続されている互いに平行な複数のビット線２１〜２８と、該ビット線に接続されている複数のセンスアンプ３４１〜３４４と、上記複数のビット線からのそれぞれのビット線対に接続され、該それぞれのビット線対を切替可能にショートさせる複数のスイッチ３５１〜３５４とを含む。 - 特許庁

The phase-change memory has bit lines extending in a first direction, word lines extending in a second direction perpendicular to the first direction, and a phase-change layer provided between the bit lines and the word lines.例文帳に追加

相変化メモリは、第１の方向に延在するビット線、第１の方向と垂直な第２の方向に延在するワード線及びビット線とワード線の間に設けられた相変化層を有する。 - 特許庁

The phase-change memory has bit lines extending in a first direction, word lines extending in a second direction perpendicular to the first direction, and a phase-change layer provided between the bit lines and the word lines.例文帳に追加

相変化メモリは、第１の方向に延在するビット線、第１の方向と垂直な第２の方向に延在するワード線及びビット線とワード線の間に設けられた相変化層を有する。 - 特許庁

And the ROM memory cell arrays 20M_0 to 20M_n has a plurality of word lines and a plurality of bit lines, and constituted of a plurality of memory cells which are arranged at intersections of word lines and bit lines in a matrix state.例文帳に追加

そして、ＲＯＭメモリセルアレイ２０Ｍ_０〜２０Ｍ_ｎは、複数のワード線と複数のビット線を有し、ワード線とビット線の交点に行列状に配列された複数のメモリセルから構成されている。 - 特許庁

The bit lines 17 is extend in a Y direction, and the word lines 18 and the dummy word lines 18D are extend in an X direction.例文帳に追加

ビット線１７はＹ方向に、ワード線１８はＸ方向に、ダミーワード線１８ＤはＸ方向に各々延伸する。 - 特許庁

A nonvolatile memory device comprises: bit lines connected to cell strings; page buffers which are connected to the bit lines, and which establish approximate target bit line forcing voltage levels for the bit lines; and bit line forcing voltage clamp circuits which are connected between the bit lines and the page buffers, and which make a precise adjustment to the established approximate target bit line forcing voltage levels.例文帳に追加

セルストリングに連結されたビットライン、ビットラインに連結され、プログラム動作時に、ビットラインにターゲット・ビットライン・フォーシング電圧レベルを大体のところで形成するページバッファ、及び前記ビットラインと前記ページバッファとの間に連結され、大体のところ形成されたターゲット・ビットライン・フォーシング電圧レベルを精密に調整するビットライン・フォーシング電圧クランプ回路を具備する不揮発性メモリ装置である。 - 特許庁

The distance between the first writing global bit line and the first sensing global bit line, or the distance between the second writing global bit line and the second sensing global bit line is set longer than the distance between the first and second writing global bit lines.例文帳に追加

第１又は第２のライト用グローバルビット線と第１又は第２のセンス用グローバルビット線の距離は、第１及び第２のライト用グローバルビット線の距離よりも大である。 - 特許庁

In the semiconductor memory including word lines and bit lines arranged in a matrix and a plurality of memory cells 110 provided at intersections of the word lines and the bit lines, bit line precharge circuits 120 are provided for controlling potential of a low-data holding power supply to be supplied to memory cells 110 provided on the same bit lines.例文帳に追加

マトリクス状に配置されたワード線およびビット線と、前記ワード線とビット線との交差点に配置された複数のメモリセル１１０とを有する半導体記憶装置において、同一のビット線上に配置されたメモリセル１１０に供給されるローデータ保持電源の電位を制御するビット線プリチャージ回路１２０を設ける。 - 特許庁

A burn-in test of first to sixth step in which voltage application time are equal is performed for a semiconductor memory constituted so that a pair of bit lines having twist structure in which bit lines cross each other and a pair of bit lines having non-twist structure in which bit lines are in parallel each other.例文帳に追加

ビット線が互いに交差するツイスト構造を有するビット線対と、ビット線が互いに平行な非ツイスト構造を有するビット線対とを交互に配置して構成された半導体メモリに、電圧印加時間が互いに等しい第１〜第６ステップのバーンイン試験を実施する。 - 特許庁

The controlling circuit applies a first voltage to bit lines selected and performs erase operation with respect to memory strings connected to the bit lines selected, while applies a second voltage to bit lines not selected and prohibits the erase operation with respect to memory strings connected to the bit lines not selected.例文帳に追加

制御回路は、選択したビット線に第１電圧を印加して当該ビット線に接続されたメモリストリングに対し消去動作を実行する一方、非選択としたビット線に第２電圧を印加して当該ビット線に接続されたメモリストリングに対し消去動作を禁止する。 - 特許庁

First and second writing global bit lines are arranged between first and second sensing global bit lines, with the first writing global bit line held adjacent to the first sensing global bit line and with the second writing global bit line, held adjacent to the second sensing global bit line.例文帳に追加

第１及び第２のライト用グローバルビット線が、第１及び第２のセンス用グローバルビット線に挟まれ、第１のライト用グローバルビット線と第１のセンス用グローバルビット線が隣接し、第２のライト用グローバルビット線と第２のセンス用グローバルビット線が隣接している。 - 特許庁

Bit line drivers 50 for applying the data writing current are disposed on both ends of each of bit lines BL.例文帳に追加

各ビット線ＢＬの両端には、データ書込電流を流すためのビット線ドライバ５０が配置される。 - 特許庁

A width of the bit line 110a is L, and an interval between the bit lines 110a is L+2S.例文帳に追加

ビット線１１０ａの幅は、Ｌであり、ビット線１１０ａ同士の間隔は、Ｌ＋２Ｓとなっている。 - 特許庁

A local bit line (LBL) is arranged for each sector so as to correspond to each of global bit lines (GBL).例文帳に追加

グローバルビットライン（ＧＢＬ）の各々に対応して、セクタごとにローカルビットライン（ＬＢＬ）が配置されている。 - 特許庁

Then, in order to mutually insulate the bit lines, an insulating sidewall spacer is formed on the sidewall of the bit line.例文帳に追加

そして、ビットラインを互いに絶縁させるために、ビットラインの側壁に絶縁側壁スペーサを形成する。 - 特許庁

A ferroelectric storage device has a plurality of word lines 14, a plurality of bit lines 16, a plurality of ferroelectric memory cells 18, a word line driver 20 driving a plurality of word lines, and a bit line driver 22 driving a plurality of bit lines 14.例文帳に追加

強誘電体記憶装置は、複数のワード線１４と、複数のビット線１６と、複数の強誘電体メモリセル１８と、複数のワード線を駆動するワード線ドライバ２０と、複数のビット線を駆動するビット線ドライバ２２とを有する。 - 特許庁

This ferroelectric memory is provided with bit lines, word lines arranged so as to intersect to the bit lines, and a memory cell 1 arranged between the bit lines and the word lines and comprising a ferroelectric capacitor 2 and one diode 3 connected to the ferroelectric capacitor 2 in series.例文帳に追加

この強誘電体メモリは、ビット線と、ビット線と交差するように配置されたワード線と、ビット線とワード線との間に配置され、強誘電体キャパシタ２と強誘電体キャパシタ２に直列に接続された１つのダイオード３とを含むメモリセル１とを備えている。 - 特許庁

A cross-point RRAM memory array includes a word line array having an array of parallel word lines and a bit line array having an array of parallel bit lines perpendicular to the word lines, wherein a cross-point is formed between the word lines and the bit lines.例文帳に追加

クロスポイント型ＲＲＡＭメモリアレイは、複数のワード線を平行に配列してなるワード線配列と、前記複数のワード線に対して直交する複数のビット線を平行に配列してなるビット線配列を備え、前記ワード線と前記ビット線との間にはクロスポイントが形成されている。 - 特許庁

The memory is provided with bit lines BL0 to BL7, word lines WL0 to WL7 which are arranged to cross the bit lines BL0 to BL7 and a memory cell array 1 which is connected between the bit lines BL0 to BL7 and the word lines WL0 to WL7 and includes memory cells that hold data "1" or data "0".例文帳に追加

このメモリは、ビット線ＢＬ０〜ＢＬ７と、ビット線ＢＬ０〜ＢＬ７と交差するように配置されたワード線ＷＬ０〜ＷＬ７と、ビット線ＢＬ０〜ＢＬ７とワード線ＷＬ０〜ＷＬ７との間に接続され、データ「１」またはデータ「０」を保持するメモリセルとを含むメモリセルアレイ１を備えている。 - 特許庁

TMR elements MTJ are arranged at intersections of word lines WL1,...WL5 and bit lines BL1,...BL5.例文帳に追加

ＴＭＲ素子ＭＴＪは、ワード線ＷＬ１，・・・ＷＬ５とビット線ＢＬ１，・・・ＢＬ５の交差部に配置される。 - 特許庁

The memory cell array 1 has memory cells connected to the word lines and bit lines and arranged in matrix.例文帳に追加

メモリセルアレイ１は、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

Each of bit lines BL and source lines SL is pre-charged to power source voltage VDD before read-out of data.例文帳に追加

データ読出前に、ビット線ＢＬおよびソース線ＳＬの各々は、電源電圧ＶＤＤにプリチャージされる。 - 特許庁

This resistance change memory device includes: memory cells MC; bit lines BL; plate lines PL; a P well 100P; and a drive circuit.例文帳に追加

メモリセルＭＣと、ビット線ＢＬおよびプレート線ＰＬと、Ｐウェル１００Ｐと、駆動回路とを有する。 - 特許庁

In the memory cell array, a plurality of memory cells connected to word lines and bit lines are arranged in matrix.例文帳に追加

メモリセルアレイは、ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されている。 - 特許庁

Each memory has a plurality of memory cells, and word lines and bit lines connected to the memory cells.例文帳に追加

各メモリブロックは、複数のメモリセルと、前記メモリセルに接続されたワード線およびビット線とを有する。 - 特許庁

The memory cells are arrayed between the pair of the data lines so as to share the bit lines.例文帳に追加

前記メモリセルは前記ビットラインを共有するように前記一対のデータラインの間に配列されている。 - 特許庁

To widen limit of scale of an MRAM memory cell array by reducing substantially capacity of word lines and bit lines.例文帳に追加

ワード線、ビット線の容量を実質的に低減してＭＲＡＭメモリセルアレイの規模の限界を広げる。 - 特許庁

Variable resistance films 24B and 24W are arranged between the word lines WL and the bit lines BL.例文帳に追加

ワード線ＷＬとビット線ＢＬとの間には可変抵抗膜２４Ｂ、２４Ｗが配置されている。 - 特許庁

To enable shortening a test time for word lines and bit lines even in a memory having a large capacity.例文帳に追加

大容量化するメモリに対してもワード線やビット線に対する検査時間の短縮を可能にする。 - 特許庁

The memory cell array includes a plurality of memory cells respectively sharing a plurality of word lines and a plurality of bit lines.例文帳に追加

メモリセルアレイは、複数のワードラインと、複数のビットラインをそれぞれ共有する複数のメモリセルを含む。 - 特許庁

To suppress an overshoot occurring to a current flowing through write lines and bit lines at the time of writing data.例文帳に追加

データ書き込み時に書き込み線及びビット線に流れる電流に発生するオーバーシュートを抑圧する。 - 特許庁

To suppress an overshoot occurring to a current flowing through write lines and bit lines at the time of writing data.例文帳に追加

データ書き込み時に書き込み線およびビット線に流れる電流に発生するオーバーシュートを抑圧する。 - 特許庁

The steering and bit lines of one of their segments are connected at a time to respective global steering and bit lines.例文帳に追加

１つの実施形態では、セグメントのうちの１つのステアリングラインとビットラインは、それぞれのグローバルなステアリングラインとビットラインと一度に接続される。 - 特許庁

A plurality of bit lines are connected to an upper end of the columnar semiconductor.例文帳に追加

柱状半導体の上端には複数のビット線が接続される。 - 特許庁

A data storage circuit is connected to the bit lines and stores write data.例文帳に追加

データ記憶回路はビット線に接続され、書き込みデータを記憶する。 - 特許庁

Therefore, interference noise between adjacent any bit lines is reduced.例文帳に追加

よって、隣接するいずれのビットライン間の干渉雑音も減少する。 - 特許庁

Thus the wiring 20 of significant bit lines acts on the wiring 10 of less significant bit lines as a shield wiring against the signal change.例文帳に追加

これにより、下位ビット線の配線１０の信号変化に対して、上位ビット線の配線２０がシールド配線と同様の作用を奏する。 - 特許庁

A latch circuit 1 stores data inputted from bit lines BL.例文帳に追加

ラッチ回路はビット線ＢＬ、ＢＬ´から入力されるデータを記憶する。 - 特許庁

To provide a nonvolatile memory element restrained in its heat dissipation to bit lines while connecting upper electrodes and the bit lines without using any through hole.例文帳に追加

スルーホールを用いることなく上部電極とビット線とを接続しつつ、ビット線への放熱が抑制された不揮発性メモリ素子を提供する。 - 特許庁