「bit lines」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The data storage part DS1 is connected to the bit lines BLek, BLok.例文帳に追加

データ記憶部ＤＳ１は、ビット線ＢＬｅｋ，ＢＬｏｋに接続される。 - 特許庁

On the basis of an inputted control signal, the read-out bit line switch replaces the read-out bit lines, which constitute the pair of read-out bit lines, with read-out bit auxiliary lines to the input of the sense amplifier.例文帳に追加

読み出しビット線スイッチは、入力される制御信号に基づいて、読み出しビット線対を構成する読み出しビット線と読み出しビット補線を、センスアンプの入力に対して入れ替える。 - 特許庁

First to third bit line clamping circuits 371 to 373 are respectively coupled to the bit lines and the reference bit lines and pass prescribed currents to the reference bit lines in accordance with selected magnetic memory cell data.例文帳に追加

第１乃至第３ビットラインクランピング回路３７１〜３７３は、ビットラインと基準ビットラインに各々連結され、選択された磁気メモリセルデータに従って所定の電流をビットラインと基準ビットラインに流す。 - 特許庁

A semiconductor memory device is characterized in that it comprises first bit lines, a transfer gate, second bit lines connected to the first bit lines through the transfer gate, a sense amplifier connected to the second bit lines, a first pre-charge circuit pre-charging the first bit lines, and a second pre-charge circuit pre-charging the second bit lines.例文帳に追加

半導体記憶装置は、メモリセルにトランジスタを介して接続される第１のビット線と、転送ゲートと、第１のビット線に転送ゲートを介して接続される第２のビット線と、第２のビット線に接続されるセンスアンプと、第１のビット線をプリチャージする第１のプリチャージ回路と、第２のビット線をプリチャージする第２のプリチャージ回路を含むことを特徴とする。 - 特許庁

Bit lines BL1 and BL2 constitute the same pair of bit lines, and the bit line BL2 acts as a complementary line /BL1 for the bit line BL1 at the time of data reading.例文帳に追加

ビット線ＢＬ１およびＢＬ２は同一のビット線対を構成し、ビット線ＢＬ２はデータ読出時において、ビット線ＢＬ１の相補線／ＢＬ１として動作する。 - 特許庁

The second bit line group is composed of a plurality of bit lines BL1, BL3, BL5 and BL7.例文帳に追加

第２のビット線群は、複数のビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７よりなる。 - 特許庁

The full-swing memory array comprises a plurality of local bit lines and a global bit line.例文帳に追加

フル・スイング・メモリ・アレイは、複数のローカルビット線およびグローバルビット線を含んでいる。 - 特許庁

Bit lines 31a-31e formed of first metallic wiring layers and bit lines 32a-32d formed of second metallic wiring layers are provided as bit lines crossing word lines 20a-20d.例文帳に追加

ワード線２０ａ〜２０ｄに交差するビット線として、第１の金属配線層で形成されるビット線３１ａ〜３１ｅと、第２の金属配線層で形成されるビット線３２ａ〜３２ｄとを設ける。 - 特許庁

As bit lines crossing word lines 20a to 20d, bit lines 31a to 31e formed in a first metal wiring layer and bit lines 32a to 32d formed in a second metal wiring layer are provided.例文帳に追加

ワード線２０ａ〜２０ｄに交差するビット線として、第１の金属配線層で形成されるビット線３１ａ〜３１ｅと、第２の金属配線層で形成されるビット線３２ａ〜３２ｄとを設ける。 - 特許庁

Reference bit lines RBL0 and RBL1 are formed along bit lines BL and reference cells RC0 and RC1 are arranged at the intersection point positions of the reference bit lines RBL0 and RBL1 and word lines WL.例文帳に追加

ビット線ＢＬに沿って、基準ビット線ＲＢＬ０、ＲＢＬ１を形成し、この基準ビット線ＲＢＬ０、ＲＢＬ１とワード線ＷＬとの交点位置に、基準セルＲＣ０、ＲＣ１を配置する。 - 特許庁

Also, word lines are respectively divided to word lines WWLa and RWLa and bit lines are respectively divided to bit lines WBL1a and RBL1a for data writing and data reading out.例文帳に追加

また、データ書込用およびデータ読出用として、ワード線はそれぞれワード線ＷＷＬａ，ＲＷＬａにわけられ、ビット線はそれぞれビット線ＷＢＬ１ａ，ＲＢＬ１ａにわけられる。 - 特許庁

Bit lines 61a, the inverse of bit lines 61b and VDD interconnections 33 (power supply lines) of the memory cells(MCs) 210 are extended in the Y-direction, and VSS interconnections 55 (ground lines) are extended in the X-direction.例文帳に追加

メモリセル（ＭＣ）２１０のビット線６１ａ、／ビット線６１ｂ、Ｖ_DD配線３３（電源線）がＹ方向に延びており、Ｖ_SS配線５５（接地線）がＸ方向に延びている。 - 特許庁

In the device there is provided with a memory cell array 300 having word lines and bit lines with fixed pitches.例文帳に追加

不変ピッチのワード線及びビット線を持つメモリ・セル・アレイ（３００）を開示した。 - 特許庁

A plurality wirings SHD for protecting bit lines are formed on the upper layer of the bit lines BL, and each of the bit lines BL and each of the wirings SHD for protecting the bit lines include regions superimposed in plan view.例文帳に追加

複数のビット線ＢＬの上層には複数のビット線保護用配線ＳＨＤが形成され、複数のビット線ＢＬの各々と複数のビット線保護用配線ＳＨＤの各々とは平面視で重なる領域を含む。 - 特許庁

In a new MTBL system, in both cases of bit lines connected to the same sense amplifier and bit lines connected to different sense amplifiers out of adjacent bit lines, interval of the bit lines is varied (wider or narrower) at before or after the intersection point.例文帳に追加

新しいＭＴＢＬ方式では、同一のセンスアンプに接続するビットラインと隣接するビットラインのうち異なるセンスアンプに接続するビットラインのいずれの場合も、そのビットラインの間隔が交差点前後で変化（広狭）している。 - 特許庁

The spare memory cell connects the pair of first bit lines of the memory cell to the pair of second bit lines of the flipped memory cell, and connects the pair of second bit lines of the memory cell to the pair of first bit lines of the flipped memory cell.例文帳に追加

予備メモリセルはメモリセルの第１ビットライン対をフリップされたメモリセルの第２ビットライン対に連結し、メモリセルの第２ビットライン対をフリップされたメモリセルの第１ビットライン対に連結するマルチポート半導体メモリ装置とした。 - 特許庁

To provide a semiconductor memory in which a coupling noise between main bit lines can be completely canceled by adjusting length of tips of main bit lines in a semiconductor memory having constitution of main bit lines and sub-bit lines.例文帳に追加

主副ビット線構成を有する半導体記憶装置において、メインビット線の先端長の長さを調節することにより、メインビット線間のカップリングノイズを完全にキャンセルすることができる半導体記憶装置を提供する。 - 特許庁

In one of the write bit line drive circuits disposed on both sides of the write bit lines, a write bit line driver (30u) is arranged in common for a plurality of write bit lines; and in the other write bit line drive circuit, write bit line drivers are arranged individually for write bit lines.例文帳に追加

書込ビット線両側に配置される書込ビット線ドライブ回路において、複数の書込ビット線に共通に書込ビット線ドライバ（３０ｕ）を配置し、他方側の書込ビット線ドライブ回路においては、個々に書込ビット線に対し書込ビット線ドライバを配置する。 - 特許庁

The dummy word lines 12A, 12B, two pairs of dummy bit lines 13A, 14A and dummy bit lines 13B, 14B are operated successively for each cycle of a clock.例文帳に追加

ダミーワード線１２Ａ，１２Ｂと２対のダミービット線１３Ａ，１４Ａ及びダミービット線１３Ｂ，１４Ｂをクロックのサイクル毎に順次動作させる。 - 特許庁

Each cell array 1 has a plurality of bit lines BL arranged in the column direction, a plurality of word lines WL arranged in the row direction, two dummy word lines DWL0, DWL1, the FBC 5 arranged near intersections between the bit lines BL and the word lines WL and a dummy cell 6 arranged near the intersections between the bit lines and the word lines.例文帳に追加

各セルアレイ１は、カラム方向に配置される複数のビット線BLと、ロウ方向に配置される複数のワード線WLと、２本のダミーワード線DWL0,DWL1と、ビット線BLおよびワードWL線の交点付近に配置されるFBC５と、ビット線およびワード線の交点付近に配置されるダミーセル６とを有する。 - 特許庁

The phase change memory device is provided with a memory cell block, a plurality of global bit lines, and bit line selection circuits connecting alternately a plurality of local bit lines to corresponding global bit lines out of the plurality of global bit lines at the upper end and the lower end of the memory cell block.例文帳に追加

相変化メモリ装置は、メモリセルブロック、複数本のグローバルビットライン、及びメモリセルブロックの上端及び下端で複数本のローカルビットラインを複数本のグローバルビットラインのうち対応するグローバルビットラインに交互に連結させるビットライン選択回路を備える。 - 特許庁

Then, by exchanging the adjacent bit lines through bit line crossing, inter bit line noise is reduced.例文帳に追加

そして、ビット線クロスによって隣接ビット線の入れ替えを行うことで、ビット線間のノイズの低減化を達成する。 - 特許庁

To prevent reduction of potential difference between bit lines owing to the increase of coupling capacity between bit lines in a DRAM circuit.例文帳に追加

ＤＲＡＭ回路におけるビット線間のカップリング容量の増大に伴いビット線間の電位差の低減を回避する。 - 特許庁

The VDL is a maximum amplitude voltage in the bit lines BL.例文帳に追加

ＶＤＬはビット線ＢＬの最大振幅電圧である。 - 特許庁

The Signals from the logic gates are transmitted to global bit lines.例文帳に追加

論理ゲートからの信号は、グローバルビット線へ伝達される。 - 特許庁

A sense amplifier 2 is connected to the pair of bit lines BL, BBL.例文帳に追加

ビット線対ＢＬ，ＢＢＬにセンスアンプ２が接続される。 - 特許庁

The main source line MSL has, between adjoining bit lines BL, the same interval as that between the bit lines BL and BL.例文帳に追加

メインソース線ＭＳＬは、隣接するビット線ＢＬ間に、ビット線ＢＬ，ＢＬ間の間隔と同一の間隔を有している。 - 特許庁

To further improve the breakdown voltage property between metallic layers which reduce the resistances of bit lines and sidewalls by further reducing the resistances of the bit lines at formation of the metallic layers.例文帳に追加

更にその抵抗を低減し、金属層とサイドウオールとの間の耐圧性を一層に向上させる。 - 特許庁

Thereby, electric charges of same quantity are injected to the bit lines BL, ZBL, potentials of the bit lines are shifted to the same potential from the Vss level.例文帳に追加

これにより、ビット線ＢＬ，ＺＢＬには同量の電荷が注入され、Ｖｓｓレベルから同電位にシフトする。 - 特許庁

First and second dummy bit lines DBL1, DBL2 having double wiring loads corresponding to bit lines BL are provided.例文帳に追加

ビット線ＢＬに対応して、２倍の配線負荷を持つ第１及び第２のダミービット線ＤＢＬ１，ＤＢＬ２を設ける。 - 特許庁

Length of bit lines is shortened, capacity of bit lines is reduced, and power consumption of a memory array 16a is reduced.例文帳に追加

ビット線の長さが短くなり、ビット線容量の低下し、メモリーアレー１６ａの消費電力の低減が図られる。 - 特許庁

Column selection gates (CSG, RCSG) are provided on regular bit lines (BL, /BL) and refreshing bit lines (RBL, RCSG) respectively.例文帳に追加

正規ビット線（ＢＬ，／ＢＬ）とリフレッシュビット線（ＲＢＬ，／ＲＢＬ）それぞれに列選択ゲート（ＣＳＧ，ＲＣＳＧ）を設ける。 - 特許庁

Potential difference of bit lines of a corresponding pair of bit lines are amplified during the first period by a sense amplifier 120.例文帳に追加

そして、センスアンプ１２０によって、前記第１の期間に、対応するビット線対のビット線同士の電位差を増幅する。 - 特許庁

The match lines are utilized as the horizontal bit lines pair, i.e. as signal lines for horizontal port access.例文帳に追加

一致線を、水平方向ビット線対として、すなわち水平方向ポートアクセス用の信号線として利用する。 - 特許庁

The array blocks included word lines, memory cells, bit lines, dummy word lines DWL0, DWL1, and transistors 1a, 1b.例文帳に追加

アレイブロックは、ワード線、メモリセル、ビット線、ダミーワード線ＤＷＬ０，ＤＷＬ１、およびトランジスタ１ａ，１ｂを含む。 - 特許庁

A plurality of bit lines are divided into a plurality of groups by every Y lines (Y ≥ 2 integers).例文帳に追加

複数のビット線をＹ本（Ｙ：２以上の整数）ずつの複数のグループに分割する。 - 特許庁

These voltages are supplied to bit lines BL of an array block and control gate lines CG.例文帳に追加

これらの電圧は、アレイブロックのビット線ＢＬ及びコントロールゲート線ＣＧに供給される。 - 特許庁

The plural bit lines BL [0:95] are, for instance, divided into plural groups for each 12 lines.例文帳に追加

複数のビット線ＢＬ［０：９５」は、たとえば１２本ごとの複数の群に分割される。 - 特許庁

To provide a semiconductor device configured to prevent short circuitings between word-lines and bit-lines.例文帳に追加

ワードラインとビットラインのショートを防止することができる半導体装置を提供する。 - 特許庁

A control circuit 7 controls the potentials of the plurality of word lines and the plurality of bit lines.例文帳に追加

制御回路７は、複数のワード線、及び複数のビット線の電位を制御する。 - 特許庁

Between the blocked areas, word lines are arranged perpendicular to the bit lines.例文帳に追加

これらブロックされたエリアの間で、ワード線は、ビット線に対し、垂直に配置されている。 - 特許庁

In a selected state of word lines (WL), a write current can be supplied into bit lines.例文帳に追加

ワード線（ＷＬ）を選択した状態でビット線に書込電流を流すことができる。 - 特許庁

A memory resistor is provided between the word lines and the bit lines at each cross-point.例文帳に追加

各クロスポイントにおいて前記ワード線と前記ビット線の間にメモリ抵抗体を備える。 - 特許庁

Shunt lines SLs are additionally provided over the laminate 14, together with bit lines BLs.例文帳に追加

また、積層体１４の上方には、ビット線ＢＬと共に、シャント配線ＳＬを設ける。 - 特許庁

Memory cells 3 are arranged at the intersected points between plural word lines WL00, WL01,... and bit lines BLs in a matrix manner.例文帳に追加

メモリセル３は複数のワード線WL00,WL01,…とビット線BLの交点にマトリックス状に配置される。 - 特許庁