「bit lines」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

LYSW 20_1 to 20_4 perform connection control between bit lines (BLT/BLB) and local I/O lines (LIO).例文帳に追加

ＬＹＳＷ２０_1〜２０_4は、ビット線（ＢＬＴ／ＢＬＢ）とローカルＩ／Ｏ線（ＬＩＯ）との間を接続制御を行っている。 - 特許庁

The currents flowing in the corresponding bit lines (BLL, BLR) are amplified with sense amplifier circuits to drive local match lines (ML).例文帳に追加

対応のビット線（ＢＬＬ，ＢＬＲ）に流れる電流をセンスアンプ回路で増幅してローカルマッチ線（ＭＬ）を駆動する。 - 特許庁

Memory cells M of (m×n) pieces are allocated to corresponding control lines CL and corresponding bit lines BL respectively.例文帳に追加

（ｍ×ｎ）個のメモリセルＭはそれぞれが対応する制御ラインＣＬおよび対応するビットラインＢＬに割り当てられている。 - 特許庁

This Y decoder 1 is connected to two bit lines 3, 4, the X decoder 2 is connected to four word lines 5-8.例文帳に追加

このＹデコーダ１は、２本のビット線３，４と接続され、Ｘデコーダ２は、４本のワード線５〜８と接続されている。 - 特許庁

Memory cells MC are arranged in a matrix at crossing points of a plurality of bit lines BL and a plurality of word lines WL.例文帳に追加

メモリセルＭＣは、複数のビットラインＢＬおよび複数のワードラインＷＬの交点にマトリクス状に配置される。 - 特許庁

The programmable memory cell is formed useful in a memory array having column bit lines and row word lines.例文帳に追加

カラムビット線およびロウワード線を有するメモリアレイ中で用いられるように形成されたプログラム可能メモリセルが開示される。 - 特許庁

To provide a semiconductor memory device in which coupling between bit lines or coupling between word lines can be reduced.例文帳に追加

ビットライン間のカップリング、またはワードライン間のカップリングを低減させることができる半導体メモリ装置を提供する。 - 特許庁

The dummy bit lines are arranged so that the center line having no cell transistor is held between the left and right lines having cell transistors.例文帳に追加

そのダミービット線は、セルトランシズタを有しない中央の線をセルトランジスタを有する左右の線が挟むように配置する。 - 特許庁

To provide a memory circuit always arranged between two bit lines connected to predetermined different potentials where all bit lines have potential differences opposite to an arithmetic mean potential.例文帳に追加

全てのビット線が相加平均電位と反対の電位差を有する、異なる所定電位に接続された２つのビット線間に、常に配置されるメモリ回路を提供する。 - 特許庁

A plurality of selection switching elements 9 are provided at the common connection point between a plurality of main bit lines MBLs and a plurality of sub bit lines SBLs.例文帳に追加

また、複数のメインビット線ＭＢＬの各々と、複数のサブビット線ＳＢＬの各々との共通接続箇所に、複数の選択スイッチング素子Ｑが設けられている。 - 特許庁

To provide a semiconductor device capable of accurately measuring a cell current, even when a plurality of bit lines are multiplexed to associate the plurality of bit lines with one terminal.例文帳に追加

複数のビット線を多重化して１個の端子あたり複数のビット線を対応させた場合においても正確にセル電流を測定できる半導体装置を提供する。 - 特許庁

Similarly to the case of the write word line WWL0, e.g. a current opposite to the direction of the current flowing through the bit lines BL0, BL1 at the write operation is supplied to the bit lines BL0, BL1 after the write operation.例文帳に追加

ビット線ＢＬ０，ＢＬ１についても、同様に、例えば、ライト動作後に、ライト動作時にビット線ＢＬ０，ＢＬ１に流れる電流と逆向きの電流が流れる。 - 特許庁

The second logic gate has a first input interconnected with a third one of the bit lines, and a second input interconnected with the second one of the bit lines.例文帳に追加

第２の論理ゲートは、ビット線の第３のビット線と互いに接続された第１の入力と、ビット線の第２のビット線と互いに接続された第２の入力とを有する。 - 特許庁

Thereby, since bit lines BLL0, BLL1 are separated, parasitic capacitance of the bit lines BLU0, BLU1 made small, the power consumption of the sense amplifier SAU is made small.例文帳に追加

これにより、ビット線ＢＬＬ0 ，ＢＬＬ1 が分離されるので、ビット線ＢＬＵ0 ，ＢＬＵ1 の寄生キャパシタンスが小さくなり、したがってセンスアンプＳＡＵの消費電力が小さくなる。 - 特許庁

A semiconductor memory device comprises a nonvolatile memory cell, bit lines connected to the nonvolatile memory cell, and a control circuit part connected to the nonvolatile memory cell and the bit lines.例文帳に追加

不揮発性メモリセル、その不揮発性メモリセルに接続されたビットライン及びその不揮発性メモリセルとビットラインに接続された制御回路部を含む半導体記憶装置。 - 特許庁

The first logic gate has a first input connected with a first one of the bit lines and a second input connected with a second one of the bit lines.例文帳に追加

第１の論理ゲートは、ビット線の第１のビット線に接続された第１の入力と、ビット線の第２のビット線に接続された第２の入力とを有する。 - 特許庁

In the method for accessing a phase change memory device, first sub-bit lines are grouped in a first group and second sub-bit lines are grouped in a second group.例文帳に追加

相変化メモリデバイスにアクセスする方法において、第１のサブ複数のビットラインを第１グループにグループ分けし、第２のサブ複数のビットラインを第２グループにグループ分けする。 - 特許庁

When the potentials of the local bit lines LBL converge on the precharge voltage a predetermined time later, the precharge circuit LPC supplies the precharge voltage to the local bit lines LBL.例文帳に追加

所定時間が経過してローカルビット線ＬＢＬの電位がプリチャージ電圧に収束すると、プリチャージ回路ＬＰＣによりプリチャージ電圧がローカルビット線ＬＢＬに供給される。 - 特許庁

The coupling prevention circuit applies the dummy pulses synchronizing with the back edges of the write pulses to the dummy bit lines which are in the same number as the regular bit lines applied with the write pulses.例文帳に追加

カップリング防止回路は、書き込みパルスが印加されるレギュラービット線の数と同じ数のダミービット線に、書き込みパルスの後エッジに同期してダミーパルスを印加する。 - 特許庁

By providing the shield wirings 24, the global bit lines 22 in the second layer are shielded to reduce coupling noise between the global bit lines 22 adjacent to each other.例文帳に追加

第１層にシールド配線２４を設けることにより、第２層のグローバルビット線２２をシールドし、グローバルビット線２２における隣々接間のカップリングノイズを低減する。 - 特許庁

In the non-volatile semiconductor memory, a plurality of word lines (10_1, ...) and a plurality of bit lines (20_1, ...) are provided on a semiconductor substrate, and each memory cell, in each intersection wherein each word line intersects each bit line, is arranged.例文帳に追加

半導体基板上に複数本のワード線（１０＿１，…）と複数本のビット線（２０＿１，…）とが配置され、ワード線とビット線との交差部にメモリセルを有している。 - 特許庁

Then, tungsten layers 18 each having a desired thickness are formed only on the bit lines 16.例文帳に追加

次いで、ビット線１６上にのみ所望の厚さのタングステン層１８を形成する。 - 特許庁

To improve sense sensitivity in a semiconductor device in which bit lines are made a hierarchical state.例文帳に追加

ビット線が階層化された半導体装置においてセンス感度を向上させる。 - 特許庁

Bit lines CBT and CBB for ground control are connected with an SRAM cell CL.例文帳に追加

グランド制御用ビット線ＣＢＴ，ＣＢＢは、ＳＲＡＭセルＣＬに接続される。 - 特許庁

The capacitor 160 is connected between the node Vd and the bit lines BL1-BLn.例文帳に追加

キャパシタ１６０は、ノードＶｄとビット線ＢＬ１〜ＢＬｎとの間に接続される。 - 特許庁

METHOD AND DEVICE FOR LOADING DIRECTLY DATA ON BIT LINES IN DYNAMIC RANDOM ACCESS MEMORY例文帳に追加

ダイナミックランダムアクセスメモリにおけるビット線上へ直接ロードする方法及び装置 - 特許庁

To suppress signal delay in a memory cell array configuration having multi-divided bit lines.例文帳に追加

ビット線が多分割されたメモリセルアレイ構成においても、信号遅延を抑制する。 - 特許庁

Adjacent coupling noises are canceled by twisting the pair of bit lines of every other group.例文帳に追加

１組おきのビット線対をツイストさせることで、隣接カップリングノイズが相殺される。 - 特許庁

These local bit lines are shorter while capacity and resistance are reduced.例文帳に追加

これらのローカルビット線は、長さがより短く、容量および抵抗が低減されている。 - 特許庁

The plurality of sense amplifiers respectively detect the signal level of each of the corresponding bit lines.例文帳に追加

前記複数のセンスアンプは、対応するビット線の信号レベルをそれぞれ検知する。 - 特許庁

Alternatively, the dummy bit line is selectively connected to any one of the internal voltage lines.例文帳に追加

あるいは、ダミービット線は、内部電圧線のいずれかに選択的に接続される。 - 特許庁

Capacitors 20 are formed on the bit lines 7 and have cell plates 13.例文帳に追加

キャパシタ２０は、ビット線７の上層に形成され、かつセルプレート１３を有している。 - 特許庁

A first pass gate transistor is connected between a conductive terminal of a first transistor and a first bit line of paired bit lines, and a second pass gate transistor is connected between the conductive terminal of a second transistor and a second bit line of the paired bit lines.例文帳に追加

第一パスゲートトランジスタが第一トランジスタの導通端子とビット線対のうちの第一ビット線との間に結合されており、第二パスゲートトランジスタが第二トランジスタの導通端子とビット線対のうちの第二ビット線との間に結合されている。 - 特許庁

In the storage device having a plurality of varying resistance storage elements, a plurality of pairs of bit lines and word lines are connected to each varying resistor storage element and the bit lines and the word lines are connected to input/output control ports different by every pair, respectively.例文帳に追加

複数の抵抗変化記憶素子を有する記憶装置において、各抵抗変化記憶素子に一対のビット線とワード線とを複数対接続し、ビット線とワード線を対ごとに異なる入出力制御ポートにそれぞれ接続する。 - 特許庁

A semiconductor memory device is constituted so that main bit lines 31 or main word lines 32 are arranged so as to cross perpendicularly to bit lines 22 or word lines 29 and a main bit line selector 35 or a main word line selector 38 is arranged at the outside of a memory cell array 16 for selecting a main bit line or a main word line.例文帳に追加

ビット線２２またはワード線２９に直交するようにメインビット線３１またはメインワード線３２を配置して、メインビット線またはワードビット線を選択するためのメモリセルアレイ１６の外側にメインビット線セレクタ３５またはメインワード線セレクタ３８をメモリセルアレイの外側に配置するように、半導体記憶装置１０を構成する。 - 特許庁

In the image processing apparatus comprising an image processing means, which stores the positions of boundary lines provided in one line of the image data, the image processing means divides a bit line corresponding to the one line into multiple partial bit lines, and from among the multiple partial bit lines, the partial bit lines with common contents is assigned the same memory.例文帳に追加

画像データの１ライン中に境界線を設け、該境界線の位置を記憶する画像処理手段を有する画像処理装置において、前記画像処理手段が、前記１ラインに対応するビットラインを複数の部分ビットラインに分割し、該複数の部分ビットラインのうち共通の内容の部分ビットラインを同一のメモリに当てはめることを特徴とする。 - 特許庁

A pair of complementary bit lines are constituted of bit lines (BL0, NBL0) to (BLn, NBLn) of the same row at the sub-arrays 8, 8 disposed at the left and right sides of the sequence 7 to become an open bit line type.例文帳に追加

センスアンプ列７の左方及び右方に位置するサブアレイ８、８において、同一行のビット線同士（ＢＬ０、ＮＢＬ０）〜（ＢＬｎ、ＮＢＬｎ）により相補のビット線対が構成されていて、オープンビット線型となっている。 - 特許庁

The word lines WL and the bit lines BL are drawn out up to bit line contact areas 4 and word line contact areas 5 and electrically connected with probe mechanisms 100 in bit line contacts 6 and word line contacts 7.例文帳に追加

ワード線ＷＬ、ビット線ＢＬは、ビット線コンタクト領域４及びワード線コンタクト領域５まで引き出され、ビット線コンタクト６及びワード線コンタクト７においてプローブ機構１００と電気的に接続される。 - 特許庁

Dummy bit lines Dummy BL and Dummy/BL are arranged by setting a pitch equal to a pitch between bit lines in a memory cell array MCA outside a bit line BL0 arranged in the end of the memory cell array MCA.例文帳に追加

メモリセルアレイＭＣＡの端部に配置されたビット線ＢＬ０の外側に、メモリセルアレイＭＣＡ内のビット線間のピッチと同一のピッチを空けて、ダミービット線ＤｕｍｍｙＢＬ及びＤｕｍｍｙ／ＢＬを配置する。 - 特許庁

This device includes a plurality of memory cells connected to bit lines and a sense amplifier which includes an initial charge circuit performing the initial charging of bit lines, detects a current value flowing in the bit line and determines read data from each memory cell.例文帳に追加

ビット線につながる複数のメモリセルと、ビット線を初期充電する初期充電回路を含み、ビット線に流れる電流値を検出して各メモリセルからの読み出しデータを判定するセンスアンプとを備える。 - 特許庁

The semiconductor device is provided with word lines, bit line pairs, memory cells 1, bit line pre-charge circuits 2, and write amplifiers 3, and further dummy word lines, dummy bit line pairs, dummy memory cells 1a to 1c, and a memory sell storage node detection circuit 6.例文帳に追加

半導体記憶装置は、ワード線、ビット線対、メモリセル１、ビット線プリチャージ回路２、およびライトアンプ３に加えて、ダミーワード線、ダミービット線対、ダミーメモリセル１ａ〜ｃ、およびメモリセル記憶ノード検知回路６を備える。 - 特許庁

In such a case as this, since areas where the wiring 700 and the bit lines BL0-BL4 run along with each other are equal to one another for each bit line, the coupling capacitances between the wiring 700 and each of bit lines BL0-BL4 are equalized.例文帳に追加

このとき、配線７００とビットラインＢＬ０〜ＢＬ４とが並走する面積は各ビットラインについて均等になるので、配線７００と各ビットラインＢＬ０〜ＢＬ４との間の結合容量が均一化される。 - 特許庁

In the sub-arrays 8, 8 located on the left and right sides of the sense amplifier column 7, pairs of complementary bit lines are formed by bit lines on the same array, (BL0, NBL0) to (BLn, NBLn) to become an open bit line type.例文帳に追加

センスアンプ列７の左方及び右方に位置するサブアレイ８、８において、同一行のビット線同士（ＢＬ０、ＮＢＬ０）〜（ＢＬｎ、ＮＢＬｎ）により相補のビット線対が構成されていて、オープンビット線型となっている。 - 特許庁

According to the memory cell layout, by arranging a pair of bit lines in a direction parallel to the well boundary surface, that is, in a minor axis direction, the lengths of the bit lines are shortened, and further, by arranging a conductive line having a fixed potential between the bit line and the complementary bit line, interference phenomenon caused between the pair of the bit lines can be prevented.例文帳に追加

本発明のメモリセルレイアウトによれば、ビットライン対をウェル境界面と平行した方向、すなわち短軸方向に配置することによってビットラインの長さが縮められ、併せてビットライン及び相補ビットライン間に固定された電位を有する導電ラインを配置することによってビットライン対間で発生する干渉現象が防止できる。 - 特許庁

Bit line capacity variable devices 12a-12d are connected respectively to bit lines BL0-BL3 constituting a ferroelectric memory.例文帳に追加

強誘電体メモリを構成するビット線ＢＬ０〜ＢＬ３に、それぞれビット線容量可変装置１２ａ〜１２ｄが接続されている。 - 特許庁