「bit lines」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

The switch 19 between bit lines does not short-circuit the bit lines of two memory cells 13 and 14 to which complementary bit data is written in the first writing when writing the bit data n times.例文帳に追加

ビット線間スイッチ１９は、ビットデータをｎ回書き込むときの１回目の書き込みでは、相補のビットデータを書き込む２つのメモリセル１３，１４のビット線間を短絡しない。 - 特許庁

The bit lines arranged to the blocks not adjacent to the bit line selecting circuit are formed by separate wiring layers on the bit lines arranged to the blocks adjacent to the bit line selecting circuit.例文帳に追加

前記ビット線選択回路に隣接しないブロックに対して設けたビット線は、前記のビット線選択回路に隣接するブロックに対して設けたビット線上に、別配線層で形成する。 - 特許庁

At intersections of the bit lines BL and the word lines WL, memory cells MC each constituted of a diode and fuse connected in parallel between the bit lines BL and the word lines WL are arranged.例文帳に追加

ビット線ＢＬとワード線ＷＬの交差する部分に、ビット線ＢＬとワード線ＷＬの間に並列接続されたダイオード及びヒューズから構成されるメモリセルＭＣが配置される。 - 特許庁

The flash memory device comprises plural local word lines, plural bit lines, and a memory cell array provided with plural flash EEPROM cells arranged in areas where the local word lines cross the bit lines.例文帳に追加

複数のロ−カルワ−ドライン、複数のビットライン及びロ−カルワ−ドラインとビットラインとの交差領域に配列された複数のフラッシュＥＥＰＲＯＭセルを備えたメモリセルアレイを含む。 - 特許庁

In a first embodiment, a switch selected out of pairs of current switch connected between each end of pairs of bit line in which each of bit lines are selected links bit lines being enabled and selected, one bit write-in current performs write-in simultaneously for each bit/cell in both bit lines.例文帳に追加

第１実施例において、各々が選択される対のビット線の各端の間に接続される１対の電流スイッチのうち選択されたスイッチが可能化されて選択されたビット線を連鎖させ、１つのビット書込電流が両方のビット線内の個々のビット・セルに同時に書き込む。 - 特許庁

Bit lines are formed in metal wiring layers and dispersed into two layers, whereby the pitch P of the bit lines can be relaxed.例文帳に追加

ビット線を金属配線層で形成し、２層に分散させることによってビット線のピッチＰを緩和することができる。 - 特許庁

A memory array includes a first plurality of metal bit lines, a second plurality of diffusion bit lines and a third plurality of select transistors.例文帳に追加

メモリアレイは、第１の複数の金属ビット線と、第２の複数の拡散ビット線と、第３の複数の選択トランジスタとを備える。 - 特許庁

Also, the bit lines 3, 4 are connected to a sense amplifier discriminating variation of voltage (current) applied to the bit lines at read-out.例文帳に追加

また、ビット線３，４は、読み出し時のビット線に印加される電圧（電流）変化を判定するセンスアンプに接続されている。 - 特許庁

To minimize a gap between bit lines, while preventing increase in the capacitance between the bit lines and reducing the sensing time.例文帳に追加

ビットラインの間隔が最小化されると同時にビットラインの静電容量が増加することを防止してセンシングタイムを減らす。 - 特許庁

To prevent data corruption due to noise between bit lines during writing.例文帳に追加

ライト動作時のビット線間ノイズによるデータ破壊を防止する。 - 特許庁

Also, sub-bit lines BLS are connected to the main bit lines BLM through a first MOS field effect transistors Q1S.例文帳に追加

また、メインビット線ＢＬＭには、第１のＭＯＳ電界効果トランジスタＱ_１Ｓを介してサブビット線ＢＬＳが接続している。 - 特許庁

The three-level nonvolatile semiconductor memory device with a voltage control block shared by lower bit lines and upper bit lines is disclosed.例文帳に追加

下部ビット線と上部ビット線が電圧制御ブロックを共有する３−レベル不揮発性半導体メモリ装置を開示する。 - 特許庁

The second decoder activates bit lines on the basis of the second address.例文帳に追加

第２デコーダは、第２アドレスに基づいてビット線を活性化する。 - 特許庁

Gates of the transistors N10, N11 are connected to the bit lines /BLt, BLt, and drains are connected to the bit lines BLt, /BLt.例文帳に追加

トランジスタＮ１０，Ｎ１１のゲートはビット線／ＢＬｔ，ＢＬｔに接続し、ドレインはビット線ＢＬｔ，／ＢＬｔに接続する。 - 特許庁

To eliminate contact resistance between conductive members of a wiring part of bit lines and the conductive members in connecting holes for bit lines.例文帳に追加

ビット線の配線部の導電性部材とビット線用接続孔内の導電性部材との間の接触抵抗を無くす。 - 特許庁

Folded type pairs of bit lines formed by bit lines BL, /BL are arranged corresponding to each column of a MTJ memory cell.例文帳に追加

ＭＴＪメモリセルの各列に対応して、ビット線ＢＬ，／ＢＬによって形成される折返し型のビット線対が配置される。 - 特許庁

A sense amplifier circuit 2 is connected to the bit lines BL, BBL.例文帳に追加

ビット線ＢＬ，ＢＢＬにはセンスアンプ回路２が接続される。 - 特許庁

NON-VOLATILE SEMICONDUCTOR MEMORY HAVING DIVIDED BIT LINES例文帳に追加

分割されたビット線を有する不揮発性半導体記憶装置 - 特許庁

To prevent a detection error of data by reducing the coupling of capacitance between the bit lines for data read operation and bit lines for data write operation.例文帳に追加

データ読み出し用ビット線とデータ書き込み用ビット線との容量カップリングを低減させて、データの誤検出を防止する。 - 特許庁

Two selection gate lines SGD1, SGD2 of bit line side selection transistors, and two selection gate lines SGS1, SGS2 of source line side selection transistors are separately short-circuited every 64 lines of the bit lines to form bit line side selection gate lines SGD and source line side selection gate lines SGS.例文帳に追加

ビット線側選択トランジスタの２本の選択ゲート線ＳＧＤ１、ＳＧＤ２、ソース線側選択トランジスタの２本の選択ゲート線ＳＧＳ１、ＳＧＳ２は、それぞれビット線６４本おきに短絡され、ビット線側選択ゲート線ＳＧＤ、ソース線側選択ゲート線ＳＧＳとなっている。 - 特許庁

A bit line being adjacent to a bit line to which a selection memory cell is connected is kept in a pre-charge state by pairs of bit lines (B1, /B1-B4, /B4), also, other bit lines are arranged between each pair of bit line.例文帳に追加

ビット線対（Ｂ１，／Ｂ１−Ｂ４，／Ｂ４）により、選択メモリセルが接続するビット線に隣接するビット線をプリチャージ状態に維持し、かつ各ビット線対の間には別のビット線のビット線を配置する。 - 特許庁

The semiconductor memory device includes word lines 1, bit lines 2 arranged so as to intersect with the word lines 1, an insulating film 3 arranged at each of intersections of the word lines 1 and the bit lines 2, an interlayer dielectric filling between the word lines 1 and between the bit lines 2, and a resistance varying material 4 connected to the bit lines 1 and shifted between a low resistance state and a high resistance state.例文帳に追加

半導体記憶装置は、ワード線１と、ワード線１と交差するように配置されたビット線２と、ワード線１とビット線２との各交差部に配置された絶縁膜３と、ワード線１の間及びビット線２の間を埋め込む層間絶縁膜と、ビット線１に接続され、低抵抗状態と高抵抗状態との間で遷移する抵抗変化材４とを備える。 - 特許庁

The memory cell array includes a plurality of memory cells respectively arranged at a plurality of word lines, a plurality of bit lines crossing the plurality of word lines, and intersections between the plurality of word lines and the plurality of bit lines.例文帳に追加

前記メモリセルアレイは、複数のワード線、前記複数のワード線に交差する複数のビット線、及び、前記複数のワード線と前記複数のビット線との交差部にそれぞれ設けられた複数のメモリセルを有する。 - 特許庁

To provide a double port SRAM in which the capacitive coupling between access lines (example: bit lines) is reduced.例文帳に追加

アクセスライン（例：ビットライン）間の容量性結合を低減した二重ポートＳＲＡＭを提供する。 - 特許庁

A memory cell structure 10 comprises a plurality of bit lines 12 and word lines 14 across them.例文帳に追加

メモリ・セル構造（１０）であって、 複数のビット線（１２）と、それに交差するワード線（１４）とを含む。 - 特許庁

In the semiconductor storage device 40, bit lines and word lines WL are arranged in matrix.例文帳に追加

半導体記憶装置４０には、ビット線とワード線ＷＬとがマトリックス状に配置される。 - 特許庁

A memory circuit includes a plurality of word wiring lines, a plurality of bit wiring lines, and a plurality of memory cells.例文帳に追加

メモリ回路は、複数のワード配線、複数のビット配線、および複数のメモリセルを有する。 - 特許庁

Respective memory array regions 150 are provided with a plurality of bit lines and a plurality of ground lines.例文帳に追加

それぞれのメモリアレイ領域１５０は、複数ビットライン及び複数の接地線とを備える。 - 特許庁

A plurality of memory cells, word lines and bit lines are formed on a surface of a semiconductor substrate.例文帳に追加

半導体基板の表面上に複数のメモリセル、ワード線、及びビット線が形成されている。 - 特許庁

On a semiconductor substrate, the element selection lines 5 are arranged in parallel with the bit lines 4.例文帳に追加

そして、半導体基板上では素子選択線５がビット線４と平行に配置されている。 - 特許庁

A bit contact electrode BC is provided between two word lines WL among the plurality of word lines WL that are adjacent to each other.例文帳に追加

隣接する２本のワード線ＷＬの間に、ビットコンタクト電極ＢＣが設けられている。 - 特許庁

A memory device includes an array of dielectric charge trapping structure memory cells including word lines and bit lines.例文帳に追加

メモリデバイスは、ワードライン及びビットラインを含む誘電体電荷トラップ構造メモリセルのアレイを含む。 - 特許庁

An array 10 includes bit lines 12 coupled to corresponding columns of cells in the array and word lines 18.例文帳に追加

アレイ10は、アレイ中のセルの対応する列に結合されたビット・ライン12と、ワード・ライン18を含む。 - 特許庁

The dummy cells 15D are disposed corresponding to the points of intersection between the bit lines 17 and the dummy word lines 18D.例文帳に追加

ダミーセル１５Ｄはビット線１７とダミーワード線１８Ｄとの交点に対応して設けられる。 - 特許庁

The fist and second select regions 220 and 222 has sub-bit select circuits 230-246 for connecting the plurality of sub-bit lines BL0, BL1,... selectively with a smaller number of main bit lines MBL0, MBL1,... than the plurality of sub-bit lines.例文帳に追加

第１，第２の選択領域２２０，２２２は、複数のサブビット線ＢＬ０，ＢＬ１，…を、該複数のサブビット線より少ない数のメインビット線ＭＢＬ０，ＭＢＬ１，…に選択して接続するサブビット選択回路２３０〜２４６を有する。 - 特許庁

Consequently, the supply quantity of electric charges to the bit lines where the bit lines are precharged can be set to an arbitrary level, so electric charge supply loss such as the overprecharging of the bit lines DLi and DLR is minimized.例文帳に追加

その結果、ビット線プリチャージ時のビット線への電荷供給量を任意のレベルに設定できるため、ビット線ＤＬｉおよびＤＬＲのオーバープリチャージなどの電荷供給ロスを最小限に抑える。 - 特許庁

Similarly, bit lines comprise central bit lines 304a having a third pitch and peripheral bit lines 304b positioned closer to the sides of the array 300 having a fourth pitch larger than the third pitch.例文帳に追加

同様に、ビット線は、第３のピッチを持つ中心ビット線（３０４ａ）と、アレイ（３００）の辺に接近した位置にあって、第３のピッチより大きい第４のピッチを持つ周辺ビット線（３０４ｂ）とを含む。 - 特許庁

A pre-charge circuit 46 fixes the central bit line to pre-charge voltage, which is selected out of a bit line BL3 connected to the memory cell MC12, four bit lines, and five bit lines being adjacent to it, on the other hand, put other bit lines in a floating state by pre-charge voltage.例文帳に追加

プリチャージ回路４６は、メモリセルＭＣ12に接続されたビット線ＢＬ3とそれに隣接する４本のビット線との５本のビット線のうち、中央のビット線をプリチャージ電圧に固定する一方、残りのビット線をプリチャージ電圧でフローティング状態にする。 - 特許庁

This device is provided with a bit line selecting means making bit lines corresponding to a memory element reading out stored contents from plural bit lines constituting a memory element array a selection state and a bit line grounding means grounding selectively a bit line being adjacent to a bit line selected by this bit line selecting means.例文帳に追加

メモリ素子アレイを構成する複数のビット線から記憶内容を読み出すべきメモリ素子に対応するビット線を選択状態するビット線選択手段と、このビット線選択手段が選択したビット線に隣接するビット線を選択的に接地するビット線接地手段とを備えた。 - 特許庁

The first and second bit lines, BL and bBL, have the bit line twisted structure, and the first and second bit lines, BL and bBL, are replaced with each other in a block selector region BS.例文帳に追加

第１及び第２ビット線ＢＬ，ｂＢＬは、ビット線ツイスト構造を有し、かつ、第１及び第２ビット線ＢＬ，ｂＢＬの入れ替えは、ブロックセレクタ領域ＢＳで行われる。 - 特許庁

Memory cells C (/C) are connected to these bit lines BL (/BL), respectively.例文帳に追加

これらビット線ＢＬ（／ＢＬ）には、メモリセルＣ（／Ｃ）が接続されている。 - 特許庁

In a second layer of the wiring layer, global bit lines 22 are formed.例文帳に追加

配線層の第２層には、グローバルビット線２２が形成されている。 - 特許庁

To reduce influence of a capacity coupling noise between adjacent bit lines.例文帳に追加

隣接ビット線間の容量結合ノイズの影響を低減する。 - 特許庁

Thereby, the pair of bit lines (BL0, the inverse of BL0) and the pair of bit lines (BL2, the inverse of BL2) can behave as though it is a shielding wire.例文帳に追加

このことによって、ビット線対（ＢＬ０、／ＢＬ０）および（ＢＬ２、／ＢＬ２）をあたかもシールド線のように振る舞わせることができる。 - 特許庁

During the disturbance test of the bit lines 17, the constant current writing is executed in the dummy cells 15D to imitate a voltage generated through the bit lines 17.例文帳に追加

ビット線１７でのディスターブテストの際、ダミーセル１５Ｄに定電流書き込みを行い、ビット線１７に発生する電圧を模擬する。 - 特許庁