「cache flag」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The LAN data decision section 31 makes a decision whether the data is cached or not and sets a flag indicating to cache or not cache the data at the head of the data before it is delivered to a cache access section 23.例文帳に追加

ＬＡＮデータ判定部３１はキャッシュするかどうかを判定し、データの先頭にキャッシュする／しないのフラグをたててキャッシュアクセス部２３に渡す。 - 特許庁

When the processor executes the cache line fill instruction, the processor registers prescribed data in the cache line of tag address corresponding to the designation address in a cache memory, and validates the flag corresponding to the cache line of the tag address corresponding to the designation address.例文帳に追加

そして、プロセッサは、キャッシュライン充填命令を実行した場合に、キャッシュメモリにおける指定アドレスに対応するタグアドレスのキャッシュラインに所定データを登録するとともに、指定アドレスに対応するタグアドレスのキャッシュラインに対応するフラグを有効にする。 - 特許庁

The cache compatible request transmitter 113 of a terminal 110 transmits an image flag, picked-up image data, an image ID, and parameter data to a terminal 120, on the occasion of the image flag=0 (new); and transmits the image flag, the image ID, and the parameter data, on the occasion of the image flag=1 (reuse).例文帳に追加

端末１１０のキャッシュ対応要求送信部１１３は、画像フラグ＝０（新規）の場合、画像フラグ、撮影画像データ、画像ＩＤ、パラメタデータを、画像フラグ＝１（再利用）の場合、画像フラグ、画像ＩＤ、パラメタデータを端末１２０に送信する。 - 特許庁

A computer 20 includes a cache 26 having a flag 29 indicating whether retained data is valid or invalid.例文帳に追加

計算機２０は、保持されているデータの有効又は無効を示すフラグ２９を有するキャッシュ２６を備える。 - 特許庁

When the image data to be acquired is read and stored into a cache area CA(k), the validity flag VALID(k) is made valid.例文帳に追加

取得対象画像データが読み出されてキャッシュエリアＣＡ（ｋ）に格納された場合、有効性フラグＶＡＬＩＤ（ｋ）は有効とされる。 - 特許庁

Thus, cache data of the corresponding address whose VALID flag is reset is discarded without being written back to the memory 104.例文帳に追加

これにより、ＶＡＬＩＤフラグがリセットされた、該当するアドレスのキャッシュデータはメモリ１０４に書き戻されることなく破棄される。 - 特許庁

If the update flag is on, on the other hand, the cache data after the lapse of the update period are transmitted to the external device of the transmission request source.例文帳に追加

一方、更新フラグがオンである場合、更新期間が経過したキャッシュデータを送信要求元の外部装置へ送信する。 - 特許庁

In this cache memory controller 100, an SP flag is installed in each of the sub-lines of an L2 cache 13a, and an access virtual address is acquired from an instruction control part 11 by a cache control part 12, and when any data corresponding to the access virtual address do not exist, an L2 cache access address is output to an L2 cache control part 13.例文帳に追加

キャッシュメモリ制御装置１００は、Ｌ２キャッシュ１３ａのサブラインごとにＳＰフラグを設け、命令制御部１１からアクセス仮想アドレスをＬ１キャッシュ制御部１２が取得し、アクセス仮想アドレスに対応するデータが存在しない場合に、Ｌ２キャッシュアクセスアドレスをＬ２キャッシュ制御部１３に出力する。 - 特許庁

When the flash address matches with a misaddress in the middle of cache mis-request processing, the cache memory is invalidated and a flash flag 130 is set.例文帳に追加

また、フラッシュアドレスがキャッシュミスリクエスト処理中のミスアドレスに一致した場合にはキャッシュメモリを無効化するとともに、フラッシュフラグ１３０をセットする。 - 特許庁

When, the flag 130 is already set when reply occurs to a cache mis-request, the update of the cache memory by the reply is not performed.例文帳に追加

キャッシュミスリクエストに対するリプライがあった際にフラッシュフラグ１３０がセットされていれば、当該リプライによるキャッシュメモリの更新を行わない。 - 特許庁

When data of the secondary data cache SDC is output to the input/output data line, speed of cache read is increased by discriminating data of a flag cell using the common signal line.例文帳に追加

セコンダリデータキャッシュＳＤＣのデータを入出力データ線に出力しているとき、共通の信号線を用いて、フラグセルのデータを判別することにより、キャッシュリードを高速化する。 - 特許庁

The storage controlling part 107 decides the sharing/occupancy of a corresponding way by using the occupancy flag 111 when a cache error occurs in cache access, and decides whether a self-thread is occupied by using the ID register 112 in the case of occupancy.例文帳に追加

記憶制御部107 は，キャッシュアクセスでキャッシュミスになったとき，占有フラグ111 で該当ウェイの共有／占有を判定し，占有ならＩＤレジスタ112 で自スレッドの占有か否かを判定する。 - 特許庁

The microcomputer is corresponded to various kinds of software by causing all to function as cache memories, when the cache is valid and causing all to function as built-in memories, when the cash is invalid by using the validity flag 4.例文帳に追加

この有効フラグ４を用い、キャッシュ有効時には、すべてをキャッシュメモリとして機能させ、キャッシュ無効時には、すべてを内蔵メモリとして機能させることにより、各種のソフトウェアに対応させる。 - 特許庁

An arithmetic processing unit 10 has a debug flag bit 31a that indicates whether to perform the cache hit check to check a cache state.例文帳に追加

演算処理装置１０は、キャッシュの状態をチェックするキャッシュヒットチェックを実行するか否かを示すデバッグフラグビット３１ａを有する。 - 特許庁

When the flag bit indicates to perform the cache hit check and a prefetch instruction is received, the prefetch instruction is extended to perform the cache hit check.例文帳に追加

そして、キャッシュヒットチェックを実行する旨が記憶されており、かつ、プリフェッチ命令を受信した場合に、プリフェッチ命令を拡張してキャッシュヒットチェック処理を実行する。 - 特許庁

A hit rate of the cache memory is also enhanced to quicken the reading, by adding a priority and a protection flag to an area indicated and read by the read-ahead command to control efficiently the cache memory.例文帳に追加

また、先読みコマンドで指示されて読み出した領域に優先度や保護フラグを付加してキャッシュメモリを効率的に管理することにより、キャッシュメモリのヒット率を向上させ読み出しを高速化する。 - 特許庁

When there is a transmission request to cache data after the lapse of an update period, a state of an update flag associated with the cache data is determined.例文帳に追加

更新期間が経過したキャッシュデータに対する送信要求があった場合、当該キャッシュデータに関連づけられた更新フラグの状態を判定する。 - 特許庁

If the update flag is off, the update flag is turned on, and update data corresponding to the cache data after the lapse of the update period are acquired.例文帳に追加

そして、更新フラグがオフである場合、当該更新フラグをオンにして、更新期間が経過したキャッシュデータに対応する更新データを取得する。 - 特許庁

An intra-node interconnection circuit holds the cache coincidence control flag, node number and unit number added to the access request and when the cache coincidence control flag shows the cache coincidence control is not required, and the node number shows the present node, the access request is not transferred to an inter-node interconnection circuit but directly transferred to a unit instructed by the unit number.例文帳に追加

ノード内相互結合回路は、アクセス要求に付加されたキャッシュ一致制御フラグとノード番号及びユニット番号を保持し、キャッシュ一致制御フラグがキャッシュ一致制御不要を示しノード番号が自ノードを示す場合は、ノード間相互結合回路にはアクセス要求を転送せず、ユニット番号が指示するユニットに直接転送する。 - 特許庁

A simulator (simulation apparatus 10) includes: an instruction change notification part 1211 which, when the contents of a memory are rewritten and the contents are an instruction, sets a change flag in a decode cache of the corresponding instruction; and an execution simulation part 123 for detecting whether the change flag exists in the decode cache during execution of the instruction, and when the change flag exists, performing re-fetch and decoding.例文帳に追加

シミュレータ（シミュレーション装置）は、メモリが書き換えられ、その内容が命令であれば、該当する命令のデコード・キャッシュに変更フラグを立てる命令変更通知部と、該当命令実行時に、デコード・キャッシュに変更フラグがあるかを検出し、変更フラグがあれば、再フェッチ・デコードを行う実行シミュレーション部を有する。 - 特許庁

A microprocessor and a control method employ an L1 cache 12 directly accessible to the CPU 11, the L2 cache 13 searchable for data required by the CPU 11 that is not present in the L1 cache 12, and a flag 14 representing whether there is initial data in the L2 cache 13.例文帳に追加

本発明のマイクロプロセッサおよびその制御方法は、ＣＰＵ１１から直接アクセスされるＬ１キャッシュ１２と、Ｌ１キャッシュ１２にＣＰＵ１１が必要とするデータが存在しない場合に、当該データが検索されるＬ２キャッシュ１３と、Ｌ２キャッシュ１３における初期データの有無を示すフラグ１４を有する。 - 特許庁

A prefetch execution judging deciding device 80 and a prefetch executing device 90 execute the prefetch to the cache about a block to be prefetched to a certain block on confirming that a prefetch flag to the block in the address array 100 is valid in the case of cache access for the block.例文帳に追加

先取り実施判定器８０および先取り実施器９０は、あるブロックについてのキャッシュアクセス時に、アドレスアレイ１００中の当該ブロックに対する先取りフラグが有効なことを確認した上で当該ブロックに対する先取り対象ブロックについてのキャッシュへの先取りを実施する。 - 特許庁

Each of nodes decodes the control information and address information of an access request issued by a processor or I/O device, generates a cache coincidence control flag showing whether cache coincidence control is required or not, a node number to become the object of transfer and a unit number and adds them to the access request.例文帳に追加

各ノードは、プロセッサあるいはＩ／Ｏ装置が発行するアクセス要求の制御情報とアドレス情報をデコードし、キャッシュ一致制御が必要かどうかを示すキャッシュ一致制御フラグと転送の対象となるノード番号およびユニット番号を生成し、アクセス要求に付加する。 - 特許庁

A fact that a read request to be issued when the erroneous hit cache is caused by a processor 4 is received is notified to a read pending flag 3 and a read frequency counter 1 by a request receiving part 10, thus, count of the read frequency counter 1 is proceeded by 1 and the read pending flag 3 is set as '1'.例文帳に追加

リクエスト受信部１０はプロセッサ４がキャッシュミスしたときに発行するリードリクエストを受信したことをリードペンディングフラグ３及びリード回数カウンタ１に通知し、これによりリード回数カウンタ１は計数が１進み、リードペンディングフラグ３は”１”にセットされる。 - 特許庁

When a request for invalidating data in a cache 212 is received after transferring target data of a load instruction from the cache 212 to a computing unit 400, and a load instruction having a cache index that coincides with that of a target address of the received invalidating instruction exists in an instruction port 210, a first determination section 214A validates a first flag (RIM).例文帳に追加

ロード命令の対象データがキャッシュ２１２から演算器４００に転送された後にキャッシュ２１２のデータに対する無効化要求を受信し、受信した無効化要求の対象アドレスのキャッシュインデクスと一致するキャッシュインデクスを有するロード命令が命令ポート２１０に存在する場合、第１判定部２１４Ａは、第１フラグ（ＲＩＭ）を有効化する。 - 特許庁

The microcomputer is provided with an operation unit 2 to perform an arithmetic processing, a cache memory 3 used as built-in memory to write/read data by the operation unit 2 and connected with an external memory 5 by bus and a cache validity flag 4 to display validity of the cache memory 3 used as the built-in memory by the arithmetic unit 2.例文帳に追加

演算処理を行う演算ユニット２と、この演算ユニット２によりデータの書き込み・読み出しを行うとともに、外部メモリ５にバス接続された内蔵メモリ兼キャッシュメモリ３と、演算ユニット２により内蔵メモリ兼キャッシュメモリ３の有効性を表示するキャッシュ有効フラグ４とを有する。 - 特許庁

A storage controlling part 107 stores shared/occupied states of threads in an occupancy flag 111 and occupied thread ID in an ID register 112 for each way of a cache 110 according to designation by software, statistical information of hardware resources, etc.例文帳に追加

記憶制御部107 は，ソフトウェアによる指定，ハードウェア資源の統計情報などにより，キャッシュ110 のウェイごとに，スレッドの共有／占有状態を占有フラグ111 に，占有するスレッドIDをIDレジスタ112 に保持する。 - 特許庁

The microprocessor 100 includes: a main memory 110 provided with an evacuation area 112 storing a value of a register a; a cache memory 120; and a flag 180 having first and second status.例文帳に追加

マイクロプロセッサ１００は、レジスタａの値を保存する退避領域１１２が設けられたメインメモリ１１０と、キャッシュメモリ１２０と、第１と第２のステータスを有するフラグ１８０を有する。 - 特許庁

When it is determined that the target data of the load instruction held in the entry of the instruction port 210 has been transferred after a cache miss of the target data, a second determination section 215A validates a second flag (RIF).例文帳に追加

命令ポート２１０のエントリに保持されたロード命令の対象データについてキャッシュミスした後に対象データが転送されてきたと判定した場合、第２判定部２１５Ａは第２フラグ（ＲＩＦ）を有効化する。 - 特許庁

A fetch flag indicating whether fetch processing is being executed or not and information for specifying an entry of the miss information storing table 21 are stored in each entry of the cache memory 11.例文帳に追加

キャッシュメモリ１の各エントリにはフェッチ処理中であるかどうかを示すフェッチフラグと、ミス情報保持テーブル２１のエントリを特定する情報とを保持している。 - 特許庁

When the flag indicates that the data is invalid, the computer 20 requests the security server 10 to transmit the access control rule, and causes the cache 26 to retain the access control rule 28 transmitted from the security server 10.例文帳に追加

計算機２０は、フラグが無効を示す場合、セキュリティサーバ１０に、アクセス制御ルールの送信を要求し、キャッシュ２６に、セキュリティサーバ１０から送信されたアクセス制御ルール２８を保持する。 - 特許庁

An address cache 128 associates cache blocks including texture addresses of word unit outputted from a depth test unit 125, with a correction flag indicating by word whether or not texture cache block unit addresses and texture addresses of word unit consisting of the cache block are texture addresses which are needed to correct the texture addresses stored in an address memory 104 corresponding to the texture addresses of word unit, and temporarily stores the chace blocks.例文帳に追加

アドレスキャッシュ１２８は、デプステスト部１２５から出力されたワード単位のテクスチャアドレスを含むキャッシュブロックと、テクスチャキャッシュブロック単位アドレス、および、そのキャッシュブロックを構成するワード単位のテクスチャアドレスが、そのテクスチャアドレスに対応するアドレスメモリ１０４に記憶されているテクスチャアドレスを修正する必要があるテクスチャアドレスであるかどうかをワード単位で表す修正フラグとを対応付けて、一時的に記憶する。 - 特許庁

When mapping a cached area and an uncached area to the same physical address as separate virtual addresses, presence/absence of a cache is dynamically changed over by controlling the reversal flag 131 and the area address 132.例文帳に追加

キャッシュド領域とアンキャッシュド領域を別々の仮想アドレスとして、同じ物理アドレスにマッピングすることとすれば、反転フラグ１３１および領域アドレス１３２を制御することによりキャッシュの有無が動的に切り替えられる。 - 特許庁

The cache memory device which temporarily stores data stored in a main memory rewrites an effective bit of a flag memory corresponding to the entry line of an invalidation scheduled entry address so as to indicate the invalidation of the entry line of the invalidation scheduled entry address.例文帳に追加

本体メモリに記憶されたデータを一時的に記憶するキャッシュメモリ装置は、無効化予定エントリアドレスのエントリのラインに対応するフラグメモリの有効ビットを、無効化予定エントリアドレスのエントリのラインを無効化する旨を示すように、書き換える。 - 特許庁

If it is determined that an access from a master meets a condition of an invalidation range setting unit 121, a cache controller 110 forcibly resets a VALID flag 113 of a corresponding address in a tag memory 111 through an invalidation determination circuit 120 and a tag memory modification unit 122.例文帳に追加

マスタからのアクセスが無効化範囲設定部１２１の条件に合致すると判定された場合、キャッシュコントローラ１１０は、無効化判定回路１２０及びタグメモリ改変部１２２により、タグメモリ１１１内の該当するアドレスのＶＡＬＩＤフラグ１１３を強制的にリセットする。 - 特許庁

In drawing polygons on an interpolation circuit 10, a contrast value is calculated for each pixel on a light-reflecting arithmetic circuit 11, and when the value exceeds a certain value, a flag is set, and the value is stored in a memory 8 with the contrast value through a pixel cache 12.例文帳に追加

内挿補間回路１０での多角形描画時において、ピクセル毎に光反射計算回路１１にてコントラスト値を求め、これが所定の値を超えたとき、フラグを立て、ピクセルキャッシュ１２を通してコントラスト値と共にメモリ８に記憶する。 - 特許庁

A management table 16 manages a burst address space obtained by dividing an address space of the mounted cache memory by a burst length of a DRAM, and a completion flag showing completion or non-completion of the initialization processing of DRAM data in a burst address space unit.例文帳に追加

管理テーブル１６は、実装されたキャッシュメモリのアドレス空間をＤＲＡＭのバースト長で分割したバーストアドレス空間と、そのバーストアドレス空間単位でＤＲＡＭデータの初期化処理の完了又は未完了を示す完了フラグとを管理する。 - 特許庁

In a processor 101 on the side assuring a store sequence, when store access 127 started after a store sequence assurance request 133 is reflected in a shared memory 120, a sequence assurance flag 136 is set, and when store access 125 before the request 133 is reflected in the memory 120 or in the cache 124 of another processor 102, it is reset.例文帳に追加

ストア順序を保証する側のプロセッサ１０１において、ストア順序保証リクエスト１３３以降に開始したストアアクセス１２７が共有メモリ１２０に反映されると順序保証フラグ１３６がセットされ、該リクエスト１３３以前のストアアクセス１２５が共有メモリ１２０および他プロセッサ１０２のキャッシュ１２４に反映されるとリセットされる。 - 特許庁

When change into a small data property (for example, a follow-up flag) on a relatively large electronic mail message is made, large-amount downloading to the client in execution in a cache mode is not caused and there is neither high storage nor processing requirements for tracking the individual properties.例文帳に追加

比較的大きい電子メール・メッセージ上の小さいデータ・プロパティ（例えば、フォローアップ・フラグ）に変更が行われている場合、キャッシュ・モード下で実行中のクライアントへの大量のダウンロードを引き起こさず、また、高いストレージおよび個々の各プロパティを追跡するための処理要件も存在しない。 - 特許庁