「clock edge」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The clock edge of the single end signal is provided with a phase difference of 90° with respect to the clock edge of the differential signal.例文帳に追加

シングルエンド信号のクロックエッジは、差動信号のクロックエッジと９０°の位相差を有する。 - 特許庁

The edge of a clock signal incoming from a clock circuit 20 is detected by an edge detection circuit 22.例文帳に追加

クロック回路２０からのクロック信号のエッジをエッジ検出回路２２によって検出する。 - 特許庁

In the mark edge deviation measuring part 70, mark edge deviation between a reference clock edge and a mark edge is measured.例文帳に追加

マークエッジずれ測定部７０は、基準クロックエッジとマークエッジとの間のマークエッジずれを測定する。 - 特許庁

An edge detecting means 21 detects the edge of the frequency-divided clock signal.例文帳に追加

エッジ検出手段２１は、分周クロック信号のエッジを検出する。 - 特許庁

Therefore, as the adjusted clock S2, a clock matching its rise edge to S1 and matching its fall edge to S0 can be obtained.例文帳に追加

よって、調整済クロックＳ２として、ライズエッジがＳ１にフォールエッジがＳ０に合わせられたクロックが得られる。 - 特許庁

To provide a clock enabler for distributing a clock to a flip-flop that triggers both the edges of the rising edge and the falling edge of the clock.例文帳に追加

クロックの立上りエッジおよび立下りエッジの両エッジをトリガとするフリップフロップに対してクロックを分配するクロックイネーブラを提供する。 - 特許庁

Then, a clock signal synthesizing circuit is connected with the clock signal edge trigger generating circuits, and the target clock signal can be synthesized from the edge trigger signals.例文帳に追加

そして、クロック信号合成回路をクロック信号エッジトリガ生成回路に接続して、エッジトリガ信号により目標クロック信号を合成する。 - 特許庁

A waveform mixer generates an internal clock signal to be synchronized with the rising edge of the first clock signal and the falling edge of the second clock signal.例文帳に追加

波形混合器は第１クロック信号の立上りエッジと第２クロック信号の立下りエッジに同期される内部クロック信号を発生する。 - 特許庁

The delay circuit tdn delays the leading edge of an inverted clock signal, and the delay circuit tdp delays the trailing edge of a clock signal.例文帳に追加

遅延回路ｔｄｎは立ち上がりエッジを遅延させ、遅延回路ｔｄｐは立ち下がりエッジを遅延させる。 - 特許庁

When sending information to the other circuit, the information is sent at a clock edge opposed to a clock edge for the other circuit to fetch information by the clock of the second frequency.例文帳に追加

他の回路へ情報を送る際、情報を他の回路が第２の周波数のクロックにて情報を取り込むクロックエッジと相反するクロックエッジにて送る。 - 特許庁

By the function of the phase frequency comparator, the timing of the rise edge and the fall edge of an output clock is determined by the rise edge of an input 2-clock.例文帳に追加

この位相周波数比較器の機能により、出力クロックのライズエッジ及びフォールエッジのタイミングは、入力２クロックのライズエッジにより定まる。 - 特許庁

The accumulated value is transferred to a core clock domain on every clock edge of a scalable clock, and the accumulator is then reset.例文帳に追加

累算された値は、スケーラブル・クロックのすべてのクロック・エッジにコア・クロック・ドメインに転送され、アキュムレータは、その後にリセットされる。 - 特許庁

CLOCK EDGE MODULATED SERIAL LINK INCLUDING DC BALANCE CONTROL例文帳に追加

ＤＣバランスコントロールを有するクロックエッジ変調されたシリアルリンク - 特許庁

The frequency-divided clock is distributed to the double edge trigger flip-flop 110 via a clock enabler 170.例文帳に追加

分周後クロックはクロックイネーブラ１７０を介してダブルエッジトリガフリップフロップ１１０に分配される。 - 特許庁

PRECISION, HIGH SPEED DELAY SYSTEM FOR GIVING NEW DELAY VALUE TO DELAYED CLOCK EDGE FOR EVERY CLOCK PERIOD例文帳に追加

クロック周期毎に遅延クロック・エッジに新たな遅延値を与えるための精密高速遅延システム - 特許庁

The clock waveform shaping part generates a plurality of clock signals each having a phase the same as at a rise edge of the clock signal generated by the clock signal generation part but having a phase different from a phase at a fall edge.例文帳に追加

クロック波形整形部は、クロック信号生成部で生成されたクロック信号と立ち上がりエッジの位相が同一で、かつ立ち下がりエッジの位相が異なる複数のクロック信号を生成する。 - 特許庁

An output MOS 11 is turned on at the rising edge of a clock signal.例文帳に追加

出力ＭＯＳ１１は、クロック信号の立ち上がりでオンになる。 - 特許庁

An edge detection section 20 detects the position of an edge of the clock signal CLK in the clock transfer section 10 in timing of an edge of a received data signal DATA.例文帳に追加

エッジ検出部２０は入力されたデータ信号ＤＡＴＡのエッジのタイミングで、クロック転送部１０におけるクロック信号ＣＬＫのエッジの位置を検出する。 - 特許庁

A voltage controlled oscillator (306) is connected to the phase comparator to provide a clock signal having a clock edge.例文帳に追加

電圧制御発振器(306)が、位相比較器に接続されて、クロックエッジを有するクロック信号を提供する。 - 特許庁

An edge input of the front-end latch receives an input of the clock signal.例文帳に追加

前段のラッチのエッジ入力へは、クロック信号が入力される。 - 特許庁

The edge output decision circuit 32 works to decide a system cycle at which output an edge on system clock 54, and the system clock works as if were on a video clock.例文帳に追加

エッジ出力決定回路(32)は、どのシステムクロックサイクルでシステムクロック(54)上にエッジを出力して、システムクロックがビデオクロック上にあるかの如く動作するようにするかを決定するように動作する。 - 特許庁

A new frequency clock phase synchronizing section operates in accordance with the phase of a rise edge of a conventional clock, and a new frequency clock is outputted.例文帳に追加

従来のクロックの立ち上がりエッジの位相に合わせて新周波数クロック位相合わせ部が動作し、新周波数のクロックが出力される。 - 特許庁

A flip-flop circuit 11 uses a leading edge of an input clock to apply 1/2 frequency division to the input clock.例文帳に追加

フリップフロップ回路１１は、入力クロックの立上りエッジを利用してその入力クロックを２分周する。 - 特許庁

CLOCK SIGNAL GENERATOR FOR GENERATING SUB-SAMPLING CLOCK SIGNAL HAVING EDGE OF HIGH TIMING ACCURACY AT HIGH SPEED例文帳に追加

高速でタイミング精度の高いエッジを有するサブサンプリングクロック信号を発生させる為のクロック信号発生器 - 特許庁

A flip-flop circuit 13 uses a trailing edge of the input clock to apply 1/2 frequency division to the input clock.例文帳に追加

フリップフロップ回路１３は、入力クロックの立下りエッジを利用してその入力クロックを２分周する。 - 特許庁

A flip-flop 31 fetches an output of the flip- flop 30 at a leading edge of a clock B and a flip-flop 33 fetches the output at a trailing edge of the clock B.例文帳に追加

フリップフロップ３０の出力を、フリップフロップ３１は、クロックＢの立ち上がりエッジで取り込み、フリップフロップ３２は、クロックＢの立ち下がりエッジで取り込む。 - 特許庁

Therefore, only a launch edge LE1 of the clock signal TCK1 and a capture edge CE2 of the clock signal TCK2 are generated, and other clocks are hidden.例文帳に追加

これにより、クロック信号ＴＣＫ１のラウンチエッジＬＥ１、およびクロック信号ＴＣＫ２のキャプチャエッジＣＥ２のみが生成され、他のクロックは隠蔽される。 - 特許庁

A pulse signal generating means generates a pulse synchronous with the second clock pulse when an edge of the first clock pulse and an edge of the second clock pulse occur at different timings, and generates a pulse having the edge occurred in the second clock pulse removed therefrom when the edges of the two clock pulses occur at the same timing.例文帳に追加

パルス生成手段は、第１のクロックパルスのエッジと第２のクロックパルスのエッジが異なるタイミングで生じている場合には、第２のクロックパルスに同期したパルスを生成し、二つのクロックパルスのエッジが同一のタイミングの場合には、第２のクロックパルスに生じているエッジを除去したパルスを生成する。 - 特許庁

To provide a semiconductor integrated circuit capable of preventing overlapping of an edge of clock with an edge of reset.例文帳に追加

クロックのエッジとリセットのエッジが重なることを抑止することができる半導体集積回路を提供する。 - 特許庁

The clock signal CLK is respectively synchronized to the rising edge and falling edge of the binarized signals S21 and S22.例文帳に追加

クロック信号ＣＬＫは、２値化信号Ｓ２１，Ｓ２２の立上りエッジ、立下りエッジに夫々同期したものとなる。 - 特許庁

The end sheet plate 10 is provided with a base edge protection part 13 that opposes the base edge part of the electronic clock hand in one piece.例文帳に追加

見返し板１０は指針の基端部と相対する基端部保護部１３を一体に備えている。 - 特許庁

A clock changeover switch 16 selects the oversampling clock CK1 in periods before and after the edge timing, and selects the frequency dividing clock CK2 in the other periods.例文帳に追加

クロック切替スイッチ１６は、エッジタイミングの前後の期間ではオーバーサンプリングクロックＣＫ１を選択し、それ以外の期間では分周クロックＣＫ２を選択する。 - 特許庁

Alternately selecting the edge of an original clock and a delayed clock through the use of delay circuits can generate a jitterly clock.例文帳に追加

遅延回路を用いてオリジナルクロックと遅延クロックを交互にエッジを選択することによりＪｉｔｔｅｒのあるクロックを生成することが可能となる。 - 特許庁

A clock control circuit 30 receives a clock signal CK and sets the activation circuit 20 to a conduction state, for a predetermined period starting from an edge timing of the clock signal.例文帳に追加

クロック制御回路３０は、クロック信号ＣＫを受け、そのエッジのタイミングから所定の期間の間、活性化回路２０を導通状態に設定する。 - 特許庁

When a DCS clock which is a clock synchronization reference is supplied to a clock synchronizer 10 through a cable, a clock extract section 12 generates an extracted clock by extracting the leading or trailing pulse edge of the DCS clock.例文帳に追加

クロック同期装置１０に対してクロックの同期基準となるＤＣＳクロックがケーブルを介して供給されると、クロック抽出部１２でＤＣＳクロックの立ち上がり又は立ち下がり部分のパルスエッジを抽出した抽出クロックを生成する。 - 特許庁

Between which edges among polyphase clock edges an edge of data (data in the HS mode of the USB 2.0) exists is detected and a selected clock on the basis of edge detection information is used for a sampling clock.例文帳に追加

多相クロックのエッジの中のいずれのエッジ間にデータ（ＵＳＢ２．０のＨＳモードのデータ）のエッジがあるかを検出し、エッジ検出情報に基づき選択したクロックをサンプリングクロックにする。 - 特許庁

A bit clock BCK has a positive edge for each bit of serial data DATA.例文帳に追加

ビットクロックＢＣＫは、シリアルデータＤＡＴＡのビットごとにポジティブエッジを有する。 - 特許庁

A local clock CLK (13.56 MHz) is supplied to a master counter&edge window generating portion 113 as a count clock.例文帳に追加

マスターカウンタ＆エッジウインドウ発生部１１３に、ローカルクロックＣＬＫ（１３．５６ＭＨｚ）をカウントクロックとして供給する。 - 特許庁

On detecting the rising edge of a clock A, an edge detecting circuit 11 outputs a first notice signal to a counter circuit 12, and on detecting the falling edge of the clock A, the edge detecting circuit 11 outputs a second notice signal to the counter circuit 12.例文帳に追加

エッジ検出回路１１は、クロックＡの立ち上がりエッジを検出するとカウンタ回路１２に第１の通知信号を出力し、クロックＡの立ち下がりエッジを検出するとカウンタ回路１２に第２の通知信号を出力する。 - 特許庁

If the frequency dividing ratio identifier 1 identifies frequency dividing ratio data as decimal, the multiplication clock is delayed by the delay tap equipment 2 to generate a delay clock, and the cycle counting latch frequency divider 3 divides the frequency of the multiplication clock using an edge of the delay clock and an edge of the multiplication clock.例文帳に追加

そして、分周比識別器１が、分周比データを小数と識別した場合、遅延タップ器２で、逓倍クロックを遅延させて遅延クロックを生成させるとともに、周期カウント用ラッチ分周器３で、遅延クロックのエッジと逓倍クロックのエッジとを用いて、逓倍クロック信を分周させる。 - 特許庁

A time measurement circuit measures a time interval from when a transition edge of a reference clock appears till when a transition edge of an output clock occurs twice, as a count rate.例文帳に追加

時間計測回路は、基準クロックの遷移エッジが現れてから、出力クロックの遷移エッジが２回現れるまでの時間間隔をカウント値として計測する。 - 特許庁

A clock having a predetermined frequency is generated, and a lag between edge timing and the clock is detected for each mark edge at which a value is changed in the generated reproduction signal.例文帳に追加

所定周波数のクロックを生成し、生成された再生信号において値が切り替わる各マークのエッジ毎に、エッジのタイミングとクロックとのずれを検出する。 - 特許庁

In a source clock signal S102 generated by a clock signal generating circuit 102, an edge is detected by an edge detecting circuit 103 and the number of edges is counted by a counter 104.例文帳に追加

クロック信号発生回路１０２が発生する原クロック信号Ｓ１０２を、エッジ検出回路１０３でエッジを検出し、カウンタ１０４でエッジの数をカウントする。 - 特許庁

The stored time region data of an edge of the external clock is detected (50) and the detected time region data of the edge of the external clock is converted into frequency region data (52).例文帳に追加

蓄積された外部クロックのエッジの時間領域データを検出し（５０）、検出した外部クロックのエッジの時間領域データを周波数領域データに変換する（５２）。 - 特許庁

The signal transmitter is arranged to apply clock edge modulated signals to the channel, wherein the clock edge modulated signals include direct current balancing control signals.例文帳に追加

信号送信機は、クロックエッジ変調された信号をチャンネルに与えるように配置され、クロックエッジ変調された信号は直流バランシングコントロール信号を含んでいる。 - 特許庁