「clock generating」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

The synchronous signal generating circuit 50 generates an internal clock int.CLK, a dummy clock DSCLK, and an internal data strobe signal int.DQS.例文帳に追加

同期信号発生回路５０は、内部クロックｉｎｔ．ＣＬＫ、ダミークロックＤＳＣＬＫおよび内部データストローブ信号ｉｎｔ．ＤＱＳを発生する。 - 特許庁

To provide a clock signal generation circuit capable of efficiently generating clock signals even when using weak radio waves as in radio broadcasting.例文帳に追加

ラジオ放送のような微弱な電波を利用しても効率良くクロック信号を生成することが可能なクロック信号生成回路を提供する。 - 特許庁

An AV decoder 7 decodes AV data supplied from the receive buffer 6, based on the receive clock supplied from the reception clock generating circuit 8.例文帳に追加

AVデコーダ７は、受信クロック発生回路８より供給される受信クロックに基づいて、受信バッファ６より供給されるAVデータをデコードする。 - 特許庁

This data processor (2) has: a system clock generation circuit (35) generating a system clock ϕ1; a system control circuit (22); and an interrupt control circuit (24).例文帳に追加

データプロセッサ（２）は、システムクロックφ１を生成するシステムクロック発生回路（３５）と、システム制御回路（２２）と、割り込み制御回路（２４）とを有する。 - 特許庁

To provide a DLL circuit capable of precisely generating a delay clock signal, having a prescribed phase difference with respect to an external clock signal.例文帳に追加

外部クロック信号に対して所定の位相差を有する遅延クロック信号を精度良く生成することができるＤＬＬ回路を提供する。 - 特許庁

The serial converter comprises a first device for outputting one or more of parallel data and a clock signal; an external clock source for generating the reference clock signal; and a serial converter unit for generating a serial clock signal, independently of the clock signal in synchronism with the reference clock signal to convert data transmitted in parallel from a first device so as to transmit the data as one piece of continuous serial data.例文帳に追加

一つ以上の並列データとクロック信号とを出力する第１装置と、基準クロック信号を発生する外部クロックソースと、基準クロック信号に同期し、クロック信号とは独立した直列クロック信号を生成して、第１装置から並列伝送されたデータを一つの連続した直列データとして伝送するように変換する直列変換器とを含む。 - 特許庁

This semiconductor memory is constituted so that an internal command and an address are processed by an internal clock signal to generate an internal clock signal of a high frequency synchronizing with rising and falling time of an external clock signal and input/output of data is performed, and the device is provided with a clock generating circuit generating an internal clock signal synchronizing with the rising time and the falling time of an external clock signal.例文帳に追加

外部クロック信号のライジングとフォーリング時点に同期した高周波の内部クロック信号を生成させるために、内部クロック信号により内部コマンドとアドレスを処理し、データの入力と出力を行うように構成された半導体メモリ装置であり、外部クロック信号のライジング時点とフォーリング時点に同期した内部クロック信号を生成するクロック発生回路を備えている。 - 特許庁

RECORDING AND REPRODUCING CLOCK GENERATING METHOD, RECORDING AND REPRODUCING APPARATUS, SECTOR POSITION ACCESS METHOD, AND ACCESS CONTROL APPARATUS例文帳に追加

記録再生クロック生成方法、記録再生装置、セクタ位置アクセス方法及びアクセス制御装置 - 特許庁

SYNCHRONOUS CLOCK SIGNAL GENERATING DEVICE AND INFORMATION RECORDING AND REPRODUCING DEVICE PROVIDED WITH THE DEVICE例文帳に追加

同期クロック信号生成装置と同期クロック信号生成装置を備えた情報記録再生装置 - 特許庁

A sampling signal generating means 2 generates a sampling signal SSP with a clock signal as a standard.例文帳に追加

サンプリング信号生成手段２は、クロック信号を基準にサンプリング信号ＳＳＰを生成する。 - 特許庁

To provide an electronic clock without generating a time jump when restarting a correction by a standard signal.例文帳に追加

標準信号による補正の再開時に時間の跳びが生じない電子時計を提供する。 - 特許庁

METHOD OF GENERATING INTERNAL CLOCK FOR SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR MEMORY DEVICE USING THE SAME例文帳に追加

半導体メモリ装置の内部クロック生成方法及びこれを利用した半導体メモリ装置 - 特許庁

A generating part 22 generates a plurality of sampling clocks with different phases from a driving clock.例文帳に追加

発生部２２は、駆動クロックから、互いに位相の異なる複数のサンプリングクロックを生成する。 - 特許庁

The device has the high-frequency unit (10) for generating a first clock signal (CLK1) and the baseband unit (11).例文帳に追加

第１クロック信号（ＣＬＫ１）を生成する高周波部（１０）及びベースバンド部（１１）を有する。 - 特許庁

Also, an internal packet generating circuit generates a packet signal for test at high speed by an internal clock.例文帳に追加

また、内部パケット発生回路は、内部クロックによって、テスト用パケット信号を高速に発生する。 - 特許庁

A clock generating circuit 12 is oscillated in a frequency higher than an audio signal frequency band.例文帳に追加

クロック発生回路１２は、オーディオ信号周波数帯域よりも高い周波数で発振する。 - 特許庁

A clock generating circuit 1 and a synchronous circuit section 2 are formed in a semiconductor integrated circuit 30.例文帳に追加

半導体集積回路３０には、クロック生成回路１と同期回路部２が設けられる。 - 特許庁

DIGITAL VCO, VCO CIRCUIT, PLL CIRCUIT, INFORMATION RECORDING DEVICE AND SYNCHRONIZING CLOCK SIGNAL GENERATING METHOD例文帳に追加

ディジタルＶＣＯ、ＶＣＯ回路、ＰＬＬ回路、情報記録装置及び同期クロック信号生成方法 - 特許庁

This clock generating circuit is provided with a PLL circuit 10, an output control signal generating circuit 20, a Gated-VCO 30, and a level shift circuit 40.例文帳に追加

ＰＬＬ回路１０と、出力制御信号生成回路２０と、Ｇａｔｅｄ−ＶＣＯ３０と、レベルシフト回路４０とを備える。 - 特許庁

A compensated drive circuit receives and processes the compensated clock signal for generating the divider reference signal, and for generating the driver output signal.例文帳に追加

補正駆動回路は、補正クロック信号を受け取って処理し、分周器基準信号を発生し、かつドライバ出力信号を発生する。 - 特許庁

The clock signal generating circuit 51 can convert the system clock frequency of the CPU 5 to a plurality of steps by switching the frequency of the fundamental clock generated by the fundamental clock generator 52 into x-fold or 1/x-fold frequency.例文帳に追加

システムクロック信号生成回路５１は、基本クロック発生器５２で生成された基本クロック信号の周波数をｘ倍、１／ｘ倍に変換し、ＣＰＵ５のシステムクロック周波数を複数段階に切り換えることができる。 - 特許庁

The clock regenerating device 16 regenerates an electric clock signal of X/2 (GHz) from the output light of the optical demultiplexer 14 and applies the clock to light clock pulse generating devices 24A and 24B through phase adjusting devices 22A and 22B.例文帳に追加

クロック再生装置１６は、光分波器１４の出力光からＸ／２（ＧＨｚ）の電気クロック信号を再生し、そのクロックを位相調節装置２２Ａ，２２Ｂを介して光クロックパルス発生装置２４Ａ，２４Ｂに印加する。 - 特許庁

A clock signal generating circuit is designed to generate at least a pair of clock signal groups including a first clock signal group and a second clock signal group respectively having phases different from each other so as to be alternatively used in a data recovery circuit.例文帳に追加

クロック信号発生回路は、データ復元回路で択一的な使用のために相異なる位相を有する第１クロック信号グループと第２クロック信号グループとを含む少なくとも二つのクロック信号グループを発生する。 - 特許庁

To provide a clock signal generation circuit capable of generating high-speed clock signals from a low-speed reference clock and mitigating the limit of the frequency selection of the high-speed clock signals by a simple circuit configuration.例文帳に追加

簡単な回路構成により、低速の基準クロックから高速のクロック信号を生成することができ、高速クロック信号の周波数選択の制限を緩和することができるクロック信号発生回路を提供すること。 - 特許庁

The clock frequency divider has a division ratio determination means (503) for determining the division ratio of a self-clock frequency divider by referring to the division ratio of other clock frequency dividers and a frequency division clock generation means (519) for generating a frequency division clock by dividing frequencies of an input clock by the determined division ratio.例文帳に追加

他のクロック分周器の分周比を参照し、自己のクロック分周器の分周比を決定する分周比決定手段（５０３）と、前記決定された分周比で入力クロックを分周して分周クロックを生成する分周クロック生成手段（５１９）とを有することを特徴とするクロック分周器が提供される。 - 特許庁

A B1/B2 signal generating block 12 receives the basic clock signal of a frequency of 25 MHz, generates clock signals B1, B2 of a frequency of 12.5 MHz delayed by a half period of the basic clock signal from the clock signals A1, A2, selects either of the clock signals and outputs the selected clock signal.例文帳に追加

Ｂ１／Ｂ２信号発生ブロック１２は、周波数２５ＭＨｚの基本クロック信号を入力し、クロック信号Ａ１およびＡ２から基本クロック信号の１／２周期分遅延した周波数１２．５ＭＨｚのクロック信号Ｂ１およびＢ２を生成し、いずれか一方のクロック信号を選択して出力する。 - 特許庁

Furthermore, the phase holding PLL circuit is provided with a selector 3 that replaces a phase comparison clock S2 that is a phase comparison frequency division clock given to a phase comparator circuit 4 with a phase holding clock generated by a means generating a clock whose frequency and phase is limitlessly close to those of a frequency division clock for phase comparison on the occurrence of the interruption of the input clock.例文帳に追加

また、位相保持型ＰＬＬ回路は、入力クロック断状態時に位相比較回路４に対する位相比較クロックＳ２を、位相比較用分周クロックから、周波数並びに位相が限りなく近いクロックを生成する手段で生成した位相保持クロックに切り替えるセレクタ３を有する。 - 特許庁

Receiving a notice of new transmission timing, the clock generating section 52 generates clocks that are sequentially shifted by Δtc per transmission slot until the generating timing of the current clock reaches the informed transmission timing, and a signal adjustment section 51 transmits the symbol sequence to the mobile stations according to the clock generated by the clock generating section 52.例文帳に追加

クロック生成部５２は、新たな送出タイミングの通知を受けたときには、現在のクロックの生成タイミングから、通知された送出タイミングになるまで、送信スロットごとに順次Δｔｃずつずらしてクロックを生成し、信号調整部５１は、クロック生成部５２が生成したクロックに従って、移動局へのシンボル列を送出する。 - 特許庁

The circuit for generating a dividing clock is provided with a counter operating at an input clock, a selector for selecting a load signal of the counter, a holding circuit for holding an output bit of the counter at a clock having a phase reverse to the input clock, and a logic gate for generating a dividing clock from the output bit of the counter and an output signal of the holding circuit.例文帳に追加

分周クロックを生成する回路として、入力クロックで動作するカウンタと、そのカウンタのロード信号を選択するセレクタと、そのカウンタの出力ビットを入力クロックの逆相のクロックで保持する保持回路と、そのカウンタの出力ビットと該保持回路の出力信号から分周クロックを生成する論理ゲートを具備したものである。 - 特許庁

A clock control circuit 8 constituted in this semiconductor integrated circuit is constituted of a state transition circuit 236 for controlling the frequency-division/switching of the clock, a switching timing generating circuit for measuring the switching timing of the clock, and a selection switching circuit for switching the reference clock and the frequency-division clock.例文帳に追加

この半導体集積回路に構成されるクロック制御回路８は，クロックの分周／切替を制御する状態遷移回路２３６と，クロックの切替タイミングを計る切替タイミング生成回路と，基準クロックと分周クロックとを切替える選択切替回路とから構成されている。 - 特許庁

To suppress any surplus operating clock from being output due to any glitch in an operating clock generation device for generating an operating clock whose frequency is switchable and a processor equipped with a plurality of circuits which operate with the operating clock generated by the operating clock generation device.例文帳に追加

周波数の切換が可能な動作クロックを生成する動作クロック生成装置、及び、その動作クロック生成装置が生成する動作クロックによって動作する回路を複数備えた処理装置において、グリッジによって余分な動作クロックが出力されるのを抑制すること。 - 特許庁

The input of the synchronous clock generating circuit 16, the input of the divider 13 for counting the reference clock, the reference clock output from the oscillating circuit, or the clock output obtained by 1/2-dividing the reference clock by the 1/2 dividing circuit 12 or arranged mutually adjacently.例文帳に追加

また、同期クロック生成回路１６の入力と、基準クロックをカウントする分周器１３の入力と、発振回路１１からの基準クロック出力、または１／２分周回路１２で基準クロックを１／２分周したクロック出力とを、互いに直近に配置する。 - 特許庁

A clock circuit for an electronic system including a component requiring a clock signal is provided with an opto-electrical oscillator (4) for generating an optical clock signal in an optical clock output (6), and a feedback loop (8) for coupling the optical clock output (6) back to the opto-electrical oscillator (4).例文帳に追加

クロック信号を必要とするコンポーネントを含む電子システム用のクロック回路は、光クロック出力（６）において光クロック信号を発生するための光電気発振器（４）と、光クロック出力（６）を光電気発振器（４）に結合し戻すフィードバックループ（８）とを備える。 - 特許庁

The indoor transmitter 200 further includes a clock adjustment part 208 for converting a clock frequency for a reference clock so as not to generate a predetermined frequency offset Δf, and a carrier generator 210 for generating a carrier based on the adjusted clock which is output from the clock adjustment part 208.例文帳に追加

屋内送信機２００は、さらに、基準クロックに対して、所定の周波数オフセットΔｆを生じさせるようなクロック周波数の変換を行うクロック調整部２０８と、クロック調整部２０８からの調整後のクロックに基づいて、搬送波を生成するキャリア生成器２１０とを含む。 - 特許庁

To make constant the signal width of a sub-clock signal even when the high level or low level width of a main clock signal from the outside part is shorter than an inverted delay time at the time of generating a sub-clock signal synchronizing with a main clock signal from the main clock signal and the inverted delay signal.例文帳に追加

外部からの主クロック信号とその反転遅延信号から主クロック信号に同期する副クロック信号を生成する際、主クロック信号のハイレベル又はロウレベル幅が反転遅延時間より短い場合にも副クロック信号の信号幅が一定であるようにする。 - 特許庁

High speed and smooth switching of clocks is realized by generating a switching signal 15 the clock levels of which before and after switching are the same and which is synchronized with a standard clock CL by a clock switching control circuit 13, taking out a clock from a PLL clock driver 12 by selecting it by a multiplexer 14 by the switching signal 15.例文帳に追加

クロック切換制御回路１３により切換前後のクロックレベルが同一でかつ基準クロックＣＬに同期した切換信号１５を生成し、これによってＰＬＬクロックドライバ１２からのクロックをマルチプレクサ１４で選択してとり出すことにより、高速かつスムーズなクロック切換を実現する。 - 特許庁

An image forming device comprises: a BD signal generation part generating a BD signal SG2 functioning as a horizontal synchronization signal; and a clock generation part 301 generating a spread spectrum clock CLK2.例文帳に追加

画像形成装置は水平同期信号として機能するＢＤ信号ＳＧ２を生成するＢＤ信号生成部と、スペクトラム拡散クロックＣＬＫ２を生成するクロック生成部３０１とを備える。 - 特許庁

To obtain a print clock generating circuit of a multibeam laser printer in which irrationality of providing a print clock generating circuit dedicated to each machine type is improved.例文帳に追加

本発明はマルチビームレーザプリンタの印刷クロック発生回路に関するもので、従来印刷クロック発生回路を各機種毎にそれぞれ専用のものを設けていた不合理さを改善することを課題とする。 - 特許庁

To provide a pixel clock generating device capable of performing precise phase-control with simple constitution, and a laser scanner and an image forming device which are mounted with this pixel clock generating device.例文帳に追加

簡素な構成で高精度に画素クロックの位相制御を可能とする画素クロック生成装置及びこの画素クロック生成装置を搭載したレーザ走査装置、及び画像形成装置を提供する。 - 特許庁

To obtain a clock signal generating device capable of generating a clock signal having high accuracy by solving various problems to be generated by the crosstalk with adjacent tracks in recording to an optical disk.例文帳に追加

光ディスクへの記録において、隣接トラックとのクロストークにより発生する種々の問題を解決して、精度の高いクロック信号を生成することができるクロック信号発生装置を得ること。 - 特許庁

To provide a system clock generating circuit that causes no discontinuity to a frequency of a system clock even when signal interruption takes place in a reference synchronizing signal and a synchronizing signal of a video signal is selected.例文帳に追加

リファレンス同期信号の信号断が発生して映像信号側に切替えても、システムクロックの周波数に不連続を生じないようにする。 - 特許庁

To accurately measure a phase shift amount of a write clock used for generating a write clock synchronized with a bit including one or a plurality of magnetic dots.例文帳に追加

１又は複数の磁性ドットを含むビットと同期したライトクロックを生成するために用いるライトクロックの位相ずれ量を精度良く測定する。 - 特許庁

To provide a wobble clock extraction method for quickly generating a wobble clock synchronized with the meandering of a recording track, an optical disk device, and a PLL circuit.例文帳に追加

記録トラックの蛇行に同期したウォブルクロックを速やかに生成するウォブルクロック抽出方法、および、光ディスク装置、ＰＬＬ回路を提供する。 - 特許庁

To provide a method and device for reception clock generation for generating a reception clock in a shorter time with a simple and inexpensive constitution.例文帳に追加

簡単且つ安価な構成で、より短時間で受信クロックを生成することを可能にした受信クロック生成方法及び受信クロック生成装置を提供する。 - 特許庁

To provide a clock signal generating circuit that prevents malfunction of a frequency divider circuit in an abnormal frequency region caused in an unlocked state of a PLL so as to obtain a stable clock frequency.例文帳に追加

ＰＬＬの非ロック状態である異常周波数領域での分周回路の誤動作を防止し、安定したクロック周波数を得ること。 - 特許庁