「clock generating」に関連した英語例文の一覧と使い方(17ページ目) - Weblio英語例文検索

A clock synchronizing signal transmission reception section 1 transmits the clock synchronizing signal generated by a clock synchronizing signal generating section 12 to the transmission line A-n, under the condition that measurement of the wait time by the timer section 3 be completed.例文帳に追加

クロック同期信号送受信部１は、タイマ部３の待ち時間計測完了を条件として、クロック同期信号生成部１２により生成されたクロック同期信号を伝送路Ａ−ｎへ送信する。 - 特許庁

The high-speed serial interface circuit includes a data receiver circuit 10, a clock receiver circuit 20, a logic circuit block 30 having at least a serial/parallel conversion circuit 40, a free-running clock generating circuit 70 and a clock-detecting circuit 80.例文帳に追加

高速シリアルインターフェース回路は、データレシーバ回路１０、クロックレシーバ回路２０、シリアル／パラレル変換回路４０を少なくとも有するロジック回路ブロック３０、自走クロック生成回路７０、クロック検出回路８０を含む。 - 特許庁

When a power source is applied, first, this clock period adjusting data is read in a clock period adjusting data latch circuit 22, the clock generating circuit 20 is adjusted, and next, the data of a defective address or the like is read.例文帳に追加

電源が投入されると、最初にこのクロック周期調整データがクロック周期調整データラッチ回路２２に読み込まれ、クロック発生回路２０の調整がなされ、次いで不良アドレス等のデータが読み込まれる。 - 特許庁

Thereafter, a storage means 122 and an adaptive clock generating device 123 generate a raw output clock so that the data amount of the storage means 122 becomes a fixed level, and output the data synchronously with the output clock.例文帳に追加

その後で、記憶手段１２４と適応クロック生成装置１２３により、記憶手段１２４のデータ量が一定になるように生出力クロックを生成し、この出力クロックに同期してデータを出力する。 - 特許庁

A clock distributing circuit 1 distributes clock signals CLKI_1-4 to the first timing signal generating circuit 2 and the second timing signal geneating circuit 4 without relative delay difference on the basis of the inputted clock signal CLK.例文帳に追加

クロック分配回路１は、入力されたクロック信号ＣＬＫを基に、第１のタイミング信号発生回路２及び第２のタイミング信号発生回路４に相対的な遅延差なくクロック信号ＣＬＫＩ＿１〜４を分配する。 - 特許庁

In the spread spectrum clock generating circuit, a DLL circuit 8 delays the oscillation clock signal CLKO from a VCO 7 and outputs delayed clock signals CLKD1 to CLKD10 having different phases respectively.例文帳に追加

このスペクトラム拡散クロック発生回路において、ＤＬＬ回路８は、ＶＣＯ７からの発振クロック信号ＣＬＫＯを遅延させ、それぞれ位相の異なる遅延クロック信号ＣＬＫＤ１〜ＣＬＫＤ１０を出力する。 - 特許庁

A PLL 31 generates a reference clock CLK0 in accordance with a reference signal from a reference oscillator 20 and clock delay parts 321-32n of a delay clock signal fs generating part 32 delay the reference clock CLK0 and generate clocks CLK1-CLKn of different timing.例文帳に追加

ＰＬＬ３１は基準発振器２０からの基準信号に応じて基準クロックＣＬＫ０を発生し、遅延クロック信ｆｓ号生成部３２のクロック遅延部３２_1〜３２_nは基準クロックＣＬＫ０を遅延させ、タイミングの異なるクロックＣＬＫ１〜ＣＬＫｎを生成する。 - 特許庁

A reference clock generating circuit 101 generates a 1st reference clock regarding transmission to and reception from a base station CS1 and detects error information on timing between a 2nd reference clock regarding transmission to and reception from a base station CS2 and a 2nd reference clock.例文帳に追加

基準クロック生成回路１０１にて、基地局ＣＳ１との送受信に関わる第１の基準クロックを生成するとともに、基地局ＣＳ２との送受信に関わる第２の基準クロックと上記第１の基準クロックとのタイミングの誤差情報を検出する。 - 特許庁

One of reference clock signals 221-228 of 1st to 8th phase outputted from a clock generating circuit 202 is divided into two by a first frequency divider circuit 211, and the output and the reference clock signals 221-228 are selected by a first clock selection circuit 212.例文帳に追加

クロック発生回路２０２から出力される第１〜第８相の基準クロック信号２２１〜２２８のうちの１つは第１の分周回路２１１で２分周され、その出力と基準クロック信号２２１〜２２８が第１のクロック選択回路２１２で選択される。 - 特許庁

Meanwhile, in the clock generating part 36 of the IC card 3, a PLL circuit 41 multiplies an external clock signal CLK, and a selector 44 and a clock generator 45 supply an internal clock signal ϕ of a multiplication factor corresponding to the value of the register 43 to the CPU 31.例文帳に追加

一方、ＩＣカード３のクロック生成部３６において、ＰＬＬ回路４１は、外部クロック信号ＣＬＫを逓倍し、セレクタ４３およびクロックジェネレータ４５は、システム構成レジスタ４３の値に応じた逓倍率の内部クロック信号φをＣＰＵ３１へ供給する。 - 特許庁

This clock circuit 2 includes a clock generation circuit 5 for generating a clock S4 with frequency adjusted based on PCR included in a transport packet, and a timing adjustment circuit 4 for adjusting timing at which the transport packet is input to the clock generation circuit 5.例文帳に追加

クロック回路２は、トランスポートパケットに含まれるＰＣＲに基づいて周波数が調整されたクロックＳ４を生成する、クロック生成回路５と、トランスポートパケットをクロック生成回路５に入力するタイミングを調整する、タイミング調整回路４とを備える。 - 特許庁

To provide a clock generating circuit for realizing phase matching between an internal clock and an external clock received externally and phase matching between the internal clock and a frame signal received externally within a range of permissible performance deterioration with a reduced circuit scale.例文帳に追加

外部から入力された外部クロックと内部クロックとの位相合わせ、及び外部から入力されたフレーム信号と内部クロックとの位相合わせを、許容できる性能の劣化の範囲内で、回路規模を縮小化して実現するクロック生成回路を提供する。 - 特許庁

The clock-generating circuit which generates a clock of 12 MHz in frequency, from a clock of 13.5 MHz in frequency masks one clock from among 9 clocks of 13.5 MHz in frequency and makes 8 clocks output for each 9 input clocks.例文帳に追加

周波数１３．５ＭＨｚのクロックから周波数１２ＭＨｚのクロックを生成するクロック生成回路において、前記周波数１３．５ＭＨｚの９個のクロック内の１個のクロックをマスクして、９個の入力クロック当り８個のクロックを出力させる。 - 特許庁

In addition, the first enable signal ENZ1 held in the first enable signal generating circuit 15 is held in a second enable signal generating circuit 16 as a second enable signal ENZ2 in response to the internal clock signal CLSKZ to be output to the first clock signal input buffer 11 and a second clock signal input buffer 12.例文帳に追加

又、第１イネーブル信号生成回路１５にて保持された第１イネーブル信号ENZ1は、第２イネーブル信号生成回路１６にて内部クロック信号CLKSZ に応答して第２イネーブル信号ENZ2として保持され第１及び第２クロック信号入力バッファ１１，１２に出力される。 - 特許庁

A horizontal shift clock switch circuit 4 selects odd line shift clocks CPHO1 to CPHO3 from an odd number line horizontal shift clock generating circuit 2 and even line shift clocks CPHE1 to CPHE3 from an even number line horizontal shift clock generating circuit 3 and supplies the selected clocks to a color liquid crystal panel 11.例文帳に追加

奇数ライン水平シフトクロック発生回路２からの奇数ライシフトクロックＣＰＨＯ１〜ＣＰＨＯ３と、偶数ライン水平シフトクロック発生回路３からの偶数ライン水平シフトクロックＣＰＨＥ１〜ＣＰＨＥ３とを、水平シフトクロックスイッチ回路４で切り替えてカラー液晶パネル１１へ供給する。 - 特許庁

The slave device 30 includes a clock signal generating part 32 generating a slave side clock signal CLKSOUT, a phase adjusting circuit, output circuits 331 to 33m outputting a transmission data signal in response to the slave side clock signal CLKSOUT and a timing reference signal output circuit 34.例文帳に追加

スレーブデバイス３０は、スレーブ側クロック信号ＣＬＫ_Ｓ^ＯＵＴを生成するクロック信号生成部３２と、位相調整回路と、スレーブ側クロック信号ＣＬＫ_Ｓ^ＯＵＴに応答して伝送データ信号を出力する出力回路３３_１〜３３_ｍと、タイミング基準信号出力回路３４とを含む。 - 特許庁

The pixel clock generating device detects the transition timing of a pixel clock by a transition detecting device 122, and generates control signals a, b for controlling state transition of the pixel clock (PCLK) by a control signal generating circuit 123 based on this timing and phase data inputted externally.例文帳に追加

遷移検出回路１２２で画素クロック（ＰＣＬＫ）の遷移のタイミングを検出し、このタイミングと外部から入力された位相データとに基づいて画素クロック（ＰＣＬＫ）の状態遷移を制御するための制御信号ａ，ｂを制御信号生成回路１２３で生成する。 - 特許庁

A master station 1 includes a main clock generating section 3 employing a highly precise oscillator such as a crystal oscillator or a ceramic oscillator and generates a carrier signal in the case of applying ASK modulation to a transmission signal on the basis of a clock signal outputted from the main clock generating section 3.例文帳に追加

マスター局１は水晶発振子或いはセラミック発振子等の高精度な発振子を用いたメインクロック発生部３を備え、該メインクロック発生部３より出力されるクロック信号に基づいて、送信信号をＡＳＫ変調する際のキャリア信号を生成する。 - 特許庁

A pulse signal generating means generates a pulse synchronous with the second clock pulse when an edge of the first clock pulse and an edge of the second clock pulse occur at different timings, and generates a pulse having the edge occurred in the second clock pulse removed therefrom when the edges of the two clock pulses occur at the same timing.例文帳に追加

パルス生成手段は、第１のクロックパルスのエッジと第２のクロックパルスのエッジが異なるタイミングで生じている場合には、第２のクロックパルスに同期したパルスを生成し、二つのクロックパルスのエッジが同一のタイミングの場合には、第２のクロックパルスに生じているエッジを除去したパルスを生成する。 - 特許庁

The spread spectrum clock generator includes a clock pulse generator for generating a series of clock pulses and a spread spectrum modulator for frequency modulating the clock pulse generator to broaden and flatten amplitudes of EMI spectral components which would be produced by the clock pulse generator.例文帳に追加

拡大スペクトル・クロック生成器は、クロック・パルスのシリーズを生成するためのクロック・パルス生成器と、クロック・パルス生成器に依って生成されると考えられるEMIスペクトル成分の振幅を拡大し且つ平らにするためにクロック・パルス生成器を周波数変調するための拡大スペクトル変調器を搭載している。 - 特許庁

A system and a method for closed loop clock correction includes steps of: adjusting two or more input signals having at least one in-phase clock and one quadrature clock; and applying adjusted quadrature clock signals to a device capable of generating a 4-quadrant interpolated output clock phase.例文帳に追加

閉ループ・クロック訂正システムおよび方法は、少なくとも１つの同位相クロックおよび少なくとも１つの直交位相クロックを含む２つ以上の入力信号を調整するステップと、調整された直交位相クロック信号を、４象限補間出力クロック位相を生成可能なデバイスに印加するステップとを含む。 - 特許庁

After control clock signal generating circuits 1a to 1l convert plural external clock signals to plural internal clock signals having an internal signal level by each input buffer amplifier, and generate control clock signals controlling operation of a semiconductor memory based on converted plural internal clock signals.例文帳に追加

制御クロック信号発生回路１ａ乃至１ｌは、複数の外部クロック信号をそれぞれ各入力バッファアンプにより内部信号レベルを有する複数の内部クロック信号に変換した後、変換された複数の内部クロック信号に基づいて半導体記憶装置の動作を制御する制御クロック信号を発生する。 - 特許庁

The clock generating circuit 30 is equipped with the PLL 33 which outputs a clock (c) by performing feedback control over the frequency of a clock (d) from a variable frequency divider 37 whose frequency division ratio is variable and a variable frequency divider 32 which controls the frequency of a clock (a) to input a clock (b) to the PLL and whose frequency division ratio is variable.例文帳に追加

クロック生成回路３０は、分周比が可変である可変分周器３７からのクロックｄの周波数をフィードバック制御して、クロックｃを出力するＰＬＬ３３と、クロックａの周波数を制御し、クロックｂを上記ＰＬＬへ入力する、分周比が可変である可変分周器３２とを備えている。 - 特許庁

To attain, in a simple circuit configuration, a clock generating circuit capable of shortening the time required for lock, even if a reference clock at any frequency within a wideband frequency range is received.例文帳に追加

広帯域の周波数範囲におけるどの周波数の基準クロックを受けてもロックする時間を短くできるクロック生成回路を簡易な回路構成で実現。 - 特許庁

The clock signal generating section 1 applies frequency division to the horizontal synchronizing signal at the frequency division ratio set by the control section 5, to generate a clock signal and to give it to a sampling section 3.例文帳に追加

クロック信号生成部１は、制御部５により設定された分周比で水平同期信号を分周してクロック信号を作成し、サンプリング部３に送る。 - 特許庁

To provide a clock generating device capable of outputting a normal clock to other circuit blocks without a break in a system in which high reliability is requested.例文帳に追加

高信頼性が要求されるシステムにおいて、正常なクロックを途切れることなく他の回路ブロックへ出力することを可能とするクロック発生装置を提供する。 - 特許庁

To reduce the power consumption of a USB transmission controller which uses a clock generating device characterized by that the power consumption is low, although it takes a long time to restart a clock.例文帳に追加

低消費電力であるがクロック再開に時間を要するという特徴を有するクロック発生装置を用いたＵＳＢ伝送制御装置の低消費電力化を図る。 - 特許庁

The current count value of a current register 3 is sent to a logic 14 for generating a clock enable signal, and the clock enable signal is controlled for the unit of a bit by all current count values.例文帳に追加

カレントレジスタ３のカレントカウント値をクロックイネーブル信号を生成するロジック１４に送り、全部のカレントカウント値にてビット単位でクロックイネーブル信号を制御する。 - 特許庁

To provide a horizontal synchronization clock generator and a horizontal synchronization clock generating method that can control a response speed in detail in response to a jitter quantity of a horizontal synchronizing signal.例文帳に追加

水平同期信号のジッタ量に応じてきめ細かく応答速度を制御可能とした水平同期クロック生成装置及び水平同期クロック生成方法を提供する。 - 特許庁

Concretely, the CPU 10 controls a clock generating part 20 to switch a clock frequency from F1(high frequency) to F2(low frequency), and decreases a processing speed at the time of executing a command.例文帳に追加

具体的には、クロック生成部２０を制御してクロック周波数をＦ１（高周波数）からＦ２（低周波数）に切り替えて、コマンド実行時の処理速度を下げる。 - 特許庁

A clock signal generating circuit section 25 generates a read clock signal CL2 with a frequency corresponding to the transfer rate based on a decision result Y of the decision circuit section 24.例文帳に追加

クロック信号生成回路部２５は、判定回路部２４の判定結果Ｙに基づいて転送速度に対応した周波数のリードクロック信号ＣＬ２を生成する。 - 特許庁

An output clock of a system being a phase difference generating section 1a is used as a reference clock, and employs a phase difference detector 7 to detect the phase differences between the output clocks of other systems.例文帳に追加

位相差生成部１ａである１系統の出力クロックを基準クロックとし、他の系統の出力クロックとの位相差を位相差検出器７を用いて検出する。 - 特許庁

In a source clock signal S102 generated by a clock signal generating circuit 102, an edge is detected by an edge detecting circuit 103 and the number of edges is counted by a counter 104.例文帳に追加

クロック信号発生回路１０２が発生する原クロック信号Ｓ１０２を、エッジ検出回路１０３でエッジを検出し、カウンタ１０４でエッジの数をカウントする。 - 特許庁

To provide a method for generating a clock signal by a controllable phase offset with improved phase error of a multiphase clock signal generated in two connected LCVCOs.例文帳に追加

２つの結合されたＬＣＶＣＯにおいて生じる多相クロック信号の位相誤差を改善し、制御可能な位相オフセットでクロック信号を生成する方法を提供する。 - 特許庁

To provide a clock phase control apparatus and a PLL circuit capable of saving the power consumption and stabilizing a circuit operation without the need for generating a clock with a high frequency.例文帳に追加

高い周波数のクロックを生成することなく、省電力化や回路動作の安定性を図ることができるクロック位相制御装置及びＰＬＬ回路を提供する。 - 特許庁

An interpolation part 8 samples in synchronous with a clock signal NCLK inputted from the clock generating part 29 based on the sampling data that has passed the clipping compensation part 7.例文帳に追加

次に、補間部８は、クリッピング補償部７を通過したサンプリングデータに基づいて、クロック生成部２９から入力されるクロック信号ＮＣＬＫに同期してサンプリングする。 - 特許庁

To provide a tempo clock generation device and a program, for accurately and easily generating a tempo clock which is synchronized with a music piece included in an audio signal.例文帳に追加

精度良く簡易に、オーディオ信号に含まれる楽曲に同期したテンポクロックを生成することが可能なテンポクロック生成装置およびプログラムを提供することを目的とする。 - 特許庁

To provide a clock generating device or the like for reducing power consumption during a normal operation when testing circuit blocks operated by clocks different from each other by a single test clock.例文帳に追加

互いに異なるクロックで動作する回路ブロックを単一のテストクロックでテストする場合に通常動作時の低消費電力化を図るクロック生成装置等を提供する。 - 特許庁

To provide a delay locked loop circuit for generating a delay clock signal with high accuracy, regardless of duty ratio of a reference clock signal while there is no regular jitter theoretically.例文帳に追加

原理的に定常ジッタがなく、基準クロック信号のデューティ比にかかわらず高精度な遅延クロック信号を生成可能な遅延ロックドループ回路を実現する。 - 特許庁

To provide a clock generating circuit that can generate a clock signal synchronously with an input signal independently of the frequency of the input signal without increasing a circuit scale.例文帳に追加

回路の規模を増加させることなく、入力信号の周波数に依存せず、入力信号に同期したクロックを生成することが可能なクロック生成回路を提供する。 - 特許庁

To provide a clock generating circuit which can adjust the frequency that an output clock possibly has at fine intervals while suppressing jitters (error of frequency) amplified by a PLL.例文帳に追加

ＰＬＬにより増幅されるジッタ（周波数の誤差）を抑えつつ、出力クロックのとり得る周波数を細かな間隔で調整できるクロック生成回路を提供する。 - 特許庁

The frequency divided clock generating section 5 is configured to set the phase of the frequency divided clock to a specific phase in response to the result of detection by the timing detection/phase control section 4.例文帳に追加

該分周クロック生成部５は、タイミング検出・位相制御部４の検出結果に応じて、分周クロックの位相を特定の位相にセットするように構成されている。 - 特許庁

To provide a delay locked loop circuit which can be controlled according to PVT conditions by changing a delay line and generating a clock having a phase quicker than an output clock of the delay locked loop.例文帳に追加

遅延ラインを変更してＤＬＬの出力クロックよりも速い位相を有するクロックを生成することで、ＤＬＬをＰＶＴ条件に合せて制御できる。 - 特許庁

To provide a clock-generating circuit which can generate a plurality of clock signals of equal edges which differ in frequency, without introducing a reset signal from outside.例文帳に追加

リセット信号を外部から導入することなく、エッジの揃った周波数の異なる複数のクロック信号を生成することが可能なクロック発生回路を提供する。 - 特許庁

An integer counter 150 for generating a second clock f2 (f2=f1×G) calculates (a count value IC2+the Carry+the positive integer A+an offset value) at each input clock.例文帳に追加

第２のクロックｆ２（ｆ２＝ｆ１×Ｇ）を生成するための整数カウンタ１５０は、入力クロック毎に（カウント値ＩＣ２＋キャリー＋正整数Ａ＋オフセット値）を演算する。 - 特許庁