「clock generating」に関連した英語例文の一覧と使い方(20ページ目) - Weblio英語例文検索

The imaging apparatus comprises: a power supply part including a DC-DC converter, a clock generation circuit for generating a power supply clock, and a signal control circuit; and a main body including a plurality of operation circuits.例文帳に追加

ＤＣ−ＤＣコンバータと、電源クロックを発生するクロック発生回路と、信号制御回路とを含む電源部と、複数の動作回路を含む本体部とで撮像装置を構成する。 - 特許庁

To provide a clock generating circuit that reduces a noise level of unwanted radiation while suppressing expansion in circuit scale, and to provide a power supply system and a clock signal frequency changing method.例文帳に追加

回路規模の増大を抑制しつつ、不要輻射のノイズレベルを低減するクロック発生回路、電源供給システム及びクロック信号の周波数変更方法を提供すること。 - 特許庁

The synchronization signals VD, HD are delayed by a delay circuit 132 and supplied to a clock generating circuit 133, and a sampling clock CLK is generated on the basis of that within the range of a valid screen.例文帳に追加

同期信号ＶＤ，ＨＤを遅延回路１３２で遅延してクロック発生回路１３３に供給し、それに基づいて有効画面の範囲でサンプリングクロックＣＬＫを発生する。 - 特許庁

A clock-generating circuit 20 generates a clock signal supplied to the operational amplifier 42, on the basis of a signal before a delay by the delay circuit 10 and the signal delayed by the delay circuit 10.例文帳に追加

クロック生成回路２０は、遅延回路１０にて遅延される前の信号と、遅延回路１０にて遅延された信号を基に、オペアンプ４２に供給するクロック信号を生成する。 - 特許庁

The reference clock generating circuit 21 generates the first and second reference clock signals Ck1, Ck2 based on the input setting frequency data Df and the setting delay time data Dt.例文帳に追加

基準クロック生成回路２１は、入力された設定周波数データＤｆ及び設定遅延時間データＤｔに基づいて、第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成する。 - 特許庁

This selecting circuit is equipped with a device for generating multiple sampling clock phases and a multiplexer which is connected to multiple phase inputs so as to select the optimum clock phase.例文帳に追加

この選択回路は、複数のサンプリングクロック位相を生成するための装置と、最適なクロック位相を選択するために複数の位相入力に接続されるマルチプレクサとを備える。 - 特許庁

To provide a clock generation circuit generating little noise and reducing the malfunction of peripheral circuits and electronic parts and to provide a semiconductor integrated circuit incorporating the clock generation circuit.例文帳に追加

ノイズの発生が少なく周辺回路や電子部品の誤動作を減少させることができるクロック生成回路およびそれを内蔵した半導体集積回路を提供する。 - 特許庁

The apparatus includes a pixel clock generating module which generates a reference signal operating at a single video frequency derived from a first clock and the at least one first print engine.例文帳に追加

当該装置は、第１クロック及び少なくとも１つの第１印刷エンジンから導出された単一のビデオ周波数で作動する基準信号を発生する画素クロック発生モジュールを有する。 - 特許庁

In the case of generating a sampling clock of an analog/digital (A/D) converter 5 for digitizing a reproducing signal from the optical disk medium 1, an over sampling clock 12 generated by the PLL 100 is used.例文帳に追加

光ディスク媒体１の再生信号をデジタル化するアナログ・デジタルコンバータ５のサンプリングクロックを生成する際、ＰＬＬ１００により発生したオーバーサンプリングクロック１２を使用する。 - 特許庁

An optical nonocycle pulse generating part 14 generates and outputs an optical monocycle pulse corresponding to delay of the clock signal with the clock signal outputted from the modulating part 13 as a trigger.例文帳に追加

光モノサイクル・パルス生成部１４は、変調部１３から出力されるクロック信号をトリガとして、該クロック信号の遅延に応じた光モノサイクル・パルスを生成し、出力する。 - 特許庁

When a plurality of clock/frame pulses are synchronous or asynchronous in the clock/frame pulse generating and distribution system having a plurality of clock/frame pulse inputs, an individual mode is provided, a state monitor and control of the input clock/frame pulses is conducted, the optimum and ensured system clock/frame pulse is selected, generated and distributed.例文帳に追加

複数個のクロック／フレームパルス入力をもつクロック／フレームパルス生成および分配装置にて、複数個のクロック／フレームパルスが同期または非同期である場合において、個別のモードを有し、入力クロック／フレームパルスの状態監視および制御を行い、最適でかつ保証されたシステムクロック／フレームパルスを選択し、生成および分配する。 - 特許庁

A recording clock generation circuit 7 is provided with a PLL circuit provided with an oscillator and generating a recording pulse generation clock (SCLK) for generating a recording clock signal (WCLK) that is a synchronization signal for performing a prescribed modulation processing to recording data to be recorded on an optical disk 1 in synchronization with a wobble signal (WBL).例文帳に追加

記録クロック生成回路７は、発振器を備え、ウォブル信号（ＷＢＬ）に同期させ光ディスク１に記録する記録データに所定の変調処理を施すための同期信号である記録用クロック信号（ＷＣＬＫ）を生成するための記録パルス生成クロック（ＳＣＬＫ）を発生するＰＬＬ回路を備えている。 - 特許庁

This method includes the step of generating an internal clock signal, the step of generating an address combined signal generated by the combination of predetermined addresses using the internal clock signal, and the step of entering a test mode by using the internal clock signal and the address combination signal.例文帳に追加

テストモードの進入方法は、内部クロック信号を発生させる段階、内部クロック信号を用いて所定のアドレス組み合わせによって発生するアドレス組み合わせ信号を発生させる段階及び内部クロック信号及びアドレス組み合わせ信号を用いてテストモードの進入動作を行う段階を含む。 - 特許庁

A clock circuit includes an oscillator for generating a reference frequency signal and a spread spectrum clock generator cooperating with the oscillator for generating a spread spectrum clock output signal having a fundamental frequency and reduced amplitude EMI spectral components at harmonics of the fundamental frequency.例文帳に追加

クロック回路は、基準周波数信号を生成するための発振器と、基本周波数と減少された振幅のEMIスペクトル成分を基本周波数の高調波に於いて有する拡大スペクトル・クロック出力信号を生成するために発振器と共に作動する拡大スペクトル・クロック生成器を搭載している。 - 特許庁

This system 1 comprises the slave circuits 30 and 40 operating at a variable operation frequency fa, the master circuit 22 operating at a reference frequency f0, and a clock signal generation part 10 generating and supplying a reference clock signal Sf0 to the master circuit and generating and supplying a local clock signal Sfa to the slave circuit 30 and 40.例文帳に追加

このシステム１は、可変の動作周波数ｆａで動作するスレーブ回路３０，４０と、基準周波数ｆ０で動作するマスター回路２２と、基準クロック信号Ｓｆ０を生成してマスター回路に供給し、ローカルクロック信号Ｓｆａを生成してスレーブ回路３０，４０に供給するクロック信号生成部１０と、を備える。 - 特許庁

The power transmission control device provided in the power transmission device of a non-contact power transmission system includes: a drive clock generation circuit 25 for generating a drive clock DRCK, a driver control circuit 26 for generating a driver control signal on the basis of the drive clock DRCK, a waveform detection circuit 30, and a control circuit 22.例文帳に追加

無接点電力伝送システムの送電装置に設けられる送電制御装置は、駆動クロックＤＲＣＫを生成する駆動クロック生成回路２５と、駆動クロックＤＲＣＫに基づいてドライバ制御信号を生成するドライバ制御回路２６と、波形検出回路３０と、制御回路２２を含む。 - 特許庁

A clock signal generating means 50 generating a reference clock signal performing a digital processing is provided with respect to the deflection and picture distortion correcting means 16 which generates a correction signal correcting a defection and a picture distortion and a clock signal asynchronous to a synchronizing signal is supplied to the correcting means.例文帳に追加

偏向や画歪みを補正する補正信号をデジタル処理によって生成するようにした偏向・画歪み補正手段１６に対し、デジタル処理を行う基準クロック信号を生成するクロック信号生成手段５０が設けられ、同期信号に非同期なクロック信号が偏向・画歪み補正手段に供給される。 - 特許庁

The reference clock N22 of the 1st internal clock generating circuit is supplied to a variable delay circuit 31 in the 2nd internal clock generating circuit 16.例文帳に追加

そして、第１の外部クロック信号を所定時間遅延させてそれに同期する第１の内部クロック信号をする第１の内部クロック発生回路と、第１及び第２の外部クロック信号の位相差を検出し、当該位相差を第１の内部クロック信号の位相に加えて第2の内部クロック信号を発生する第２の内部クロック発生回路とを有する。 - 特許庁

The clock recovery circuit recovering a clock from an input signal by using phase variable timing signal generating means 41, 42 in a feedback loop is configured such that the clock recovery circuit is provided with a means that shifts outputs CLKd', CLKb of the phase variable timing signal generating means 41, 42 from nearly the midpoint of the input signal.例文帳に追加

帰還ループ中の位相可変タイミング信号発生手段４１，４２を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段４１，４２の出力ＣＬＫｄ’，ＣＬＫｂを前記入力信号の略中央位置よりもずらす手段を備えるように構成する。 - 特許庁

In performing a seek operation that moves the spot position of the light beam on the optical disk toward the target track in the optical disk, a frequency expected in the target track is determined, and the clock generating part is controlled so as to output a clock signal of a frequency of warping from the clock generating part.例文帳に追加

光ディスク上における光ビームのスポット位置を前記光ディスク内の目標トラックに向けて移動させるシーク動作を行うとき、目標トラックにおいて期待される周波数を決定し、そりの周波数のクロック信号をクロック発生部から出力させるようにクロック発生部を制御する。 - 特許庁

A phase state generating section of the code state generating section 36 sets a shift register section to an initial state on the basis of input contents and thereafter outputs a control clock to the shift register section by each period of a second clock from a multiplying circuit section 38.例文帳に追加

コード状態生成部３６の位相状態生成部は、入力内容に基づいてシフトレジスタ部を初期状態に設定してから、逓倍回路部３８からの第２クロックの周期毎に制御クロックを前記シフトレジスタ部に出力する。 - 特許庁

Pulse width counters 12 and 14 count clock pulses from a clock pulse generator 11 in one cycle of the continuous pulses from a first pulse generating means 25 and a second pulse generating means 26 which generate pulses, according to the rotation of pulleys 21 and 22.例文帳に追加

パルス幅カウンター１２，１４は、プーリー２１，２２の回転に応じてパルスを発生する第１のパルス発生手段２５及び第２のパルス発生手段２６からの連続する一周期のパルス間におけるクロックパルス発生器１１からのクロックパルスをカウントする。 - 特許庁

To provide a clock generating circuit capable of restraining oscillation frequency from the clock generating circuit from varying, due to changes in output voltage, following discharge characteristics of a battery and of effectively utilizing residual amount of electricity stored in the battery.例文帳に追加

バッテリーの放電特性に伴う出力電圧の変化によるクロック生成回路からの発信周波数の変動を抑制し、かつバッテリーの蓄電残量を有効利用することのできるクロック生成回路を提供することを課題とする。 - 特許庁

To provide a clock generating circuit of an SSCG system and a semiconductor integrated circuit incorporating the clock generating circuit in which an excellent spectrum spreading effect is included, noise generation is reduced and malfunctions of peripheral circuits or electronic components can be decreased.例文帳に追加

良好なスペクトラム拡散効果を有しノイズの発生が少なく周辺回路や電子部品の誤動作を減少させることができるＳＳＣＧ方式のクロック生成回路およびそれを内蔵した半導体集積回路を提供する。 - 特許庁

To provide a semiconductor memory device in which data can be reloaded from an internal data strobe signal to an internal clock even when a circuit generating an internal data strobe signal int.DQS is different from a circuit generating an internal clock int.CLK.例文帳に追加

内部データストローブ信号ｉｎｔ．ＤＱＳを発生する回路と内部クロックｉｎｔ．ＣＬＫを発生する回路とが異なる場合にも内部データストローブ信号から内部クロックへのデータの載せ換えが可能な半導体記憶装置を提供する。 - 特許庁

The processor comprises storing means for storing data to be processed by an execution unit, data volume detecting means for detecting the data volume stored by the storing means, clock frequency deciding means for deciding a clock frequency to be supplied from the detection result, and clock generating means for generating clocks to be supplied according to the decided clock frequency.例文帳に追加

ある実行単位が処理すべきデータを記憶する記憶手段と、この記憶手段が記憶するデータ量を検出するデータ量検出手段と、この検出結果から供給すべきクロック周波数を決定するクロック周波数決定手段と、決定したクロック周波数に従って供給するクロックを発生するクロック発生手段とを備えることを特徴とするプロセッサとする。 - 特許庁

The frequency controller is provided with a generating means for generating a clock signal on the basis of a signal read from a rotating optical disk, a detecting means for detecting a drift amount of the clock signal generated by the generating means, and a correcting means for correcting the frequency of the clock signal on the basis of the drift amount detected by the detecting means.例文帳に追加

周波数制御装置は、回転する光ディスクから読み取られた信号に基づきクロック信号を生成する生成手段と、前記生成手段により生成されたクロック信号のドリフト量を検出する検出手段と、前記検出手段により検出されたドリフト量に基づき前記クロック信号の周波数を補正する補正手段とを備えている。 - 特許庁

A bit clock generating circuit 30 generates a bit clock signal BCLK of a frequency N_1/N_2 times (N_1 and N_2 are positive integers, and N_1 is an integral multiple of N_2) as high as the frequency of the pixel clock signal PCLK and supplies it to a dynamicizer circuit 32.例文帳に追加

ビットクロック発生回路３０は、画素クロック信号ＰＣＬＫの周波数のＮ_１／Ｎ_２倍（Ｎ_１，Ｎ_２は正整数；Ｎ_１はＮ_２の整数倍）の周波数を持つビットクロック信号ＢＣＬＫを生成し並直列変換回路３２に供給する。 - 特許庁

The semiconductor memory device includes: clock generation circuits 70 and 80 for generating internal clocks ICLKW and ICLKWA, respectively; a latency counter for counting latency in synchronization with the internal clock ICLK; and a recovery counter for counting a write recovery period in synchronization with the internal clock ICLKWA.例文帳に追加

それぞれ内部クロックＩＣＬＫＷ，ＩＣＬＫＷＡを生成するクロック生成回路７０，８０と、内部クロックＩＣＬＫに同期してレイテンシをカウントするレイテンシカウンタと、内部クロックＩＣＬＫＷＡに同期してライトリカバリ期間をカウントするリカバリカウンタとを備える。 - 特許庁

The clock phase adjusting section 110, before a test for the external device 102 by the BIST circuit 107, automatically adjusts the phase of the clock from a CLK-generating section 103, and setting the optimum phase of the clock.例文帳に追加

クロック位相調整部１１０がＢＩＳＴ回路１０７による外部デバイス１０２の検査の前に、ＣＬＫ生成部１０３からのクロックの位相を自動調整して位相を設定することで、最適なクロックの位相を設定することが可能となる。 - 特許庁

The asynchronous circuit which processes an asynchronous signal that is not synchronous to a clock pulse string of a CPU side of the invention comprises a pseudo-clock generating means 13, which receives the asynchronous signal as an input signal and generates a pseudo-clock based on the input signal.例文帳に追加

本発明のＣＰＵ側のクロックパルス列に同期しない非同期信号を扱う非同期回路であって、非同期信号を入力信号として受け、入力信号に基づいて擬似クロックを生成する擬似クロック生成手段１３を備える。 - 特許庁

A class-D amplification device includes a means of generating a reference clock, a switching power supply that operates at a first frequency to which the frequency of the reference clock is divided, and a triangular wave generation means that operates at a second frequency higher than the first frequency, to which the frequency of the reference clock is divided.例文帳に追加

基準クロックを発生する手段と、基準クロックを分周した第１周波数で動作するスイッチング電源と、基準クロックを分周した第１周波数より高い第２周波数の三角波発生手段とを含む。 - 特許庁

For this internal potential generating circuits, a switch circuit (1912) receiving bank address signals (BAA, BAB) specifying a bank and a clock signal and transmitting a clock signal to a selected bank as a clock signal for driving the charge pump are arranged.例文帳に追加

この内部電位発生回路に対しては、バンクを特定するバンクアドレス信号（ＢＡＡ、ＢＡＢ）とクロック信号とを受け、選択バンクに対してクロック信号をチャージポンプ駆動用クロック信号として伝達するスイッチ回路（１９１２）を配置する。 - 特許庁

As a result, the number of clock buffer stages from a clock generating circuit to a sequence circuit in the semiconductor IC is reduced, and thereby there is less effects due to errors caused by the variations in processes, etc., and clock skewing of the semiconductor IC can be suppressed.例文帳に追加

したがって、半導体集積回路内においてクロック発生回路から順序回路までのクロックバッファ段数が少なくなり、プロセスばらつき等による誤差の影響が小さくなり、半導体集積回路のクロックスキューを抑制できる。 - 特許庁

A timing generating part 33 monitors the amount of audio signals stored in the receiving jitter buffer 52 and controls an output cycle of the transmitting clock or the receiving clock of the clock part 8 in accordance with the amount of audio signals stored in the receiving jitter buffer.例文帳に追加

タイミング生成部３３は、受信ジッタバッファ５２に記憶されている音声信号の量を監視し、受信ジッタバッファに記憶されている音声信号の量に応じて、クロック部８の送信クロックや受信クロックの出力周期を制御する。 - 特許庁

This memory card comprises a first clock signal generating means, transfers data read in synchronism with first clock signals generated by itself to a host computer, and write data transferred from the host computer is captured in synchronism with second clock signals supplied from the host computer.例文帳に追加

メモリカードは第１クロック信号発生手段を有し、自身から発生された第１クロック信号に同期して読出されたデータをホストに転送し、ホストから供給された第２クロック信号に同期してホストから転送された書込データを捕獲する。 - 特許庁

The method for generating spread spectrum clock signal includes a stage of delaying a high frequency clock signal in order to provide a plurality of delayed high frequency clock signal to be selected for providing spread spectrum signal for synchronization system.例文帳に追加

スプレッドスペクトラムクロック信号を発生させる方法は、同期システムのためのスプレッドスペクトラムクロック信号を提供するために選択される複数の遅延された高周波クロック信号を提供するために高周波クロック信号を遅延させる段階を含む。 - 特許庁

The circuit 8 includes a clock-generating section 11 which generates clocks, a driver section 12 for amplifying the clock signals and a pump section 13 for boosting a power supply voltage to a prescribed power supply voltage, based on the clock signals.例文帳に追加

そして、その正電源回路８は、クロックを生成するためのクロック生成部１１と、クロック信号を増幅するためのドライバ部１２と、クロック信号に基づいて電源電圧を所定の電源電圧に昇圧するためのポンプ部１３とを含む。 - 特許庁

A main buffer amplifier 2 is provided at a post-stage directly after of an internal clock generator 1, buffer-amplifies an internal clock signal and outputs it, and the internal clock signal is transmitted to each control signal generating circuit 4a, 5a, 6a through a signal wiring 3.例文帳に追加

メインバッファアンプ２は内部クロック発生器１の直後の後段に設けられ、内部クロック信号を緩衝増幅して出力し、当該内部クロック信号は信号配線３により各制御信号発生回路４ａ，５ａ，６ａに伝送される。 - 特許庁

The high-speed serial interface circuit includes a data receiver circuit 10, a clock receiver circuit 20, a logic circuit block 30, having at least a serial/parallel conversion circuit 40, a free-running clock generating circuit 70, a clock-detecting circuit 80, and an output mask circuit 90.例文帳に追加

高速シリアルインターフェース回路は、データレシーバ回路１０、クロックレシーバ回路２０、シリアル／パラレル変換回路４０を少なくとも有するロジック回路ブロック３０、自走クロック生成回路７０、クロック検出回路８０、出力マスク回路９０を含む。 - 特許庁

To provide a clock distributing circuit with a high degree of adaptability by generating a plurality of clocks and outputting them according to programmable selection.例文帳に追加

複数のクロックを生成し、プログラムで選択して出力することにより柔軟度の高いクロック分配回路を提供する。 - 特許庁

To provide an oscillator which can be suitably used in phase lock loop clock generators etc., and to provide a method of generating an oscillating signal.例文帳に追加

位相同期ループクロック発生器等に好適に使用できるオシレータ及びオシレーティング信号を生成する方法を提供する。 - 特許庁

To provide a pseudo noise generation circuit capable of generating a uniform random number by an operation clock of a shift register.例文帳に追加

シフトレジスタの動作クロックで一様乱数を生成することが可能な擬似雑音生成回路を提供することを目的とする。 - 特許庁

A controlling means 1, a counter 2, and a re-synchronizing pattern detecting window generating means move in sync with a clock 2 made from lead data.例文帳に追加

制御手段１、カウンタ２、再同期パターン検出ウィンド生成手段はリードデータから作られるクロック２に同期して動作する。 - 特許庁

A read address generating unit 3 generates a read address 103 in accordance with a read clock signal 105 and reads output data 101 from the two port RAM 1.例文帳に追加

また、読出アドレス生成部３は読出クロック信号105により読出アドレス103を生成し、２ポートRAM１から出力データ101を読み出す。 - 特許庁