「clock generating」に関連した英語例文の一覧と使い方(22ページ目) - Weblio英語例文検索

To provide a device automatically generating a circuit diagram information performed with clock gating so as to reduce a burden on a designer when applying the clock gating to a circuit when designing the circuit.例文帳に追加

回路を設計するに当たり、回路にクロックゲーティングを施す際の設計者の負担を軽減することを目的とし、自動的にクロックゲーティングされた回路図情報を生成する装置を提供する。 - 特許庁

Power consumption of the processor for properly clocking each subsystem is minimized by providing a clock controller 26 including a plurality of phase-locked loops for generating various clock signals of different frequency.例文帳に追加

周波数の異なるクロック信号を発生するための複数のフェイズロックドループを含むクロック制御装置２６を設けて種々のサブシステムを適切にクロックするためのプロセッサの電力消費は小さい。 - 特許庁

A semiconductor memory operated in synchronism with a clock externally supplied, is provided with a circuit generating an output strobe signal for outputting data from the clock and outputting it to the outside.例文帳に追加

外部から供給されるクロックに同期して動作する半導体記憶装置において、前記クロックからデータ出力用の出力ストローブ信号を生成して外部に出力する回路を設けた。 - 特許庁

To provide a clock-generating circuit capable of a structuring YC separation and chroma demodulation of NTSC and PAL systems, etc., without greatly changing a sampling clock with high accuracy and simple system.例文帳に追加

本発明は、サンプリングクロックを大きく変えることなくＮＴＳＣ、ＰＡＬ方式等のＹＣ分離及びクロマ復調を高精度で、かつ簡単なシステムで構成できるクロック発生回路を提供する。 - 特許庁

In the suspension period of a USB transmission control part 12, the generating of the transmit clock CLK#1 is stopped and only an event monitor device 13 which monitors event generation on a port operates with the low-speed clock CLK#2.例文帳に追加

ＵＳＢ伝送制御部１２のサスペンド期間中は、伝送クロックＣＬＫ＃１の発生は停止され、ポート上のイベント発生を監視するイベント監視装置１３のみが、低速クロックＣＬＫ＃２によって動作する。 - 特許庁

This clock skew automatic adjustment circuit includes: a clock driver 101 adjusting drive capability of a clock; a measurement circuit 102 measuring a time required from a signal change start of the clock to a signal change end; and a control circuit 103 generating a control signal based on a measurement time and a preset reference time, and outputting it to the clock driver.例文帳に追加

本発明にかかるクロックスキュー自動調整回路は、クロックのドライブ能力を調整するクロックドライバ１０１と、クロックの信号変化開始から信号変化終了までに要する時間を計測する計測回路１０２と、前記計測時間と予め設定された基準時間とに基づいて制御信号を生成し、前記クロックドライバに対して出力する制御回路１０３と、を備える。 - 特許庁

The signal multiplexing circuit is provided with a first selector circuit for multiplexing two data signals in synchronism with a first clock signal, a second selector circuit for multiplexing two data signals in synchronism with a second clock signal, and a clock control circuit for generating the first clock signal and the second clock signal as the signals whose phases are shifted for 90° from each other.例文帳に追加

信号多重化回路は、第１のクロック信号に同期して２つのデータ信号を多重化する第１のセレクタ回路と、第２のクロック信号に同期して２つのデータ信号を多重化する第２のセレクタ回路と、第１のクロック信号と第２のクロック信号とを互いに９０°位相のずれた信号として生成するクロック制御回路を含むことを特徴とする。 - 特許庁

A system clock generating circuit 21 is constituted of a PLL circuit and outputs a channel bit clock obtained by reproducing a pit signal as an operation clock to be supplied to an encoder 11 until a recording starting position is detected by means of a recording starting position detecting means 19.例文帳に追加

システムクロック発生回路２１はＰＬＬ回路により構成され、記録開始位置検出手段１９により記録開始位置が検出されるまでピット信号を再生して得られるチャンネルビットクロックをエンコーダ１１に供給する動作クロックとして出力する。 - 特許庁

The synchronous semiconductor integrated circuit device receiving an external clock signal ext.CLK in a testing operation mode executes a writing operation and a reading operation under the control of an internal clock regulator 200 for generating an internal clock signal int.CLK having a high frequency.例文帳に追加

同期型半導体記憶装置１０００は、テスト動作モードにおいて、外部クロック信号ｅｘｔ．ＣＬＫを受けて、周波数の高い内部クロック信号ｉｎｔ．ＣＬＫを生成する内部クロック調整回路２００に制御されて、書込み動作および読出動作を行う。 - 特許庁

Then a control circuit allows a clock generating circuit 12 to generate a sample clock SamplCLK by which a trailing edge and a leading edge of the RefSig signal are arranged and a flip-flop 13 samples the data D on the basis of the sample clock SamplCLK.例文帳に追加

そこで、制御回路は、クロック生成回路１２により、ＲｅｆＳｉｇ信号の立ち下がりエッジとその立ち上がりエッジが揃うようなサンプルクロックＳａｍｐｌＣＬＫを生成させ、このサンプルクロックＳａｍｐｌＣＬＫに基づいてデータＤをフリップフロップ１３でサンプリングする。 - 特許庁

A VCO 2 supplies the clock signal of a frequency which is proportionate to the voltage of a VCO control signal being the output of the frame phase difference control circuit 5 respectively to a clock output terminal 13, an output frame generating counter 4 and the frequency divider 3 as an output clock.例文帳に追加

ＶＣＯ２はフレーム位相差制御回路５の出力であるＶＣＯ制御信号の電圧に比例した周波数のクロック信号を出力クロックとしてクロック出力端子１３と出力フレーム生成カウンタ４と分周器３とに夫々供給する。 - 特許庁

To provide a clock generating circuit, a power supply system and a delay time adjustment unit which reduce radiation noise, for example, according to a radio wave situation in order to control delay time for delaying rising of one clock signal to the other clock signal.例文帳に追加

一方のクロック信号に対して他方のクロック信号の立ち上がりを遅延させる遅延時間を制御するため、例えば電波状況に応じて、輻射ノイズの低下を図るクロック生成回路、電源供給システム及び遅延時間調整部を提供すること。 - 特許庁

The original oscillation clock generation part 34 of a clock generating circuit 31 generates a clock original oscillation CLK280Hz 37 of, for example, 280 Hz and a frequency division part 35 divides its frequency by 10 and outputs the result as CLK280Hz 32.例文帳に追加

論理回路で必要とするクロックの周波数の最小公倍数よりもかなり低い周波数の原振クロックから、一定の割合でパルス数を削減した後、分周し、一定時間内のパルス数を調整して、論理回路で必要とするクロックを生成する。 - 特許庁

A DMA controller 6 is used to read clock data (eight-bit characters for seven-segment type LCD) in response to interrupt from a clock information generating circuit 5 without intervening by a CPU 1, and the clock data is transferred to an LCD display register 8 without intervening by the CPU 1.例文帳に追加

ＤＭＡコントローラ６を使用して、ＣＰＵ１を介さずに時計情報生成回路５からの割り込みを受けて時計データ（７セグメント・タイプＬＣＤ用の８ビット・キャラクタ）を読み取り、その時計データを、ＣＰＵ１を介さずにＬＣＤ表示レジスタ８に転送する。 - 特許庁

To provide a clock generating circuit for transmitting a clock signal to a flip-flop circuit simultaneously with the transmission of data to each flip-flop circuit in an order circuit wherein the data and the clock signal are successively transmitted to a plurality of flip-flop circuits.例文帳に追加

データとクロック信号が複数段のフリップフロップ回路を順次伝達していく順序回路において、データが各フリップフロップ回路を伝達していくのと同時にクロック信号を当該フリップフロップ回路に伝達させることを可能にするクロック発生回路を提供する。 - 特許庁

When a judging section 216 judges the type of a print sheet being exposed, a clock signal generating section 214 generates a clock signal having a frequency stored in the clock frequency storing section 223 with regard to a print sheet of the type judged at the judging section 216.例文帳に追加

判別部２１６が露光される印画紙の種類を判別すると、クロック信号生成部２１４が、判別部２１６で判別された種類の印画紙に関してクロック周波数記憶部２２３に記憶された周波数を有するクロック信号を生成する。 - 特許庁

Each of clock generating means 121-123 in a reception circuit 12 detects a phase difference between a received data signal and the received fastest clock signal, generates a phase information signal and selects a forward phase or a backward phase of the received fastest clock signal according to a logic level of the generated phase information signal, thereby generating a generation clock signal of a pseudo frequency of a data signal for retiming the data signal.例文帳に追加

受信回路１２内のクロック生成手段１２１〜１２３は、受信したデータ信号と受信した最速クロック信号との位相差を検出して位相情報信号を生成し、その位相情報信号の論理レベルに応じて、受信した最速クロック信号の正相又は逆相を選択することにより、データ信号をリタイミングするためのデータ信号の擬似的な周波数の生成クロック信号を生成する。 - 特許庁

The differential broadband amplifier section transmits an output signal to an identifying / reproducing section 23, the duty ratio correction circuit, and a clock generating section 27.例文帳に追加

差動広帯域増幅部は、出力信号を識別・再生部２３とデューティー比補正回路とクロック生成部２７に送出する。 - 特許庁

A clock pulse (a) from a rotary encoder 4 is sent to a timing signal generating section 6, after the frequency of the pulse (a) is divided by means of a reference pulse frequency dividing section 5.例文帳に追加

ロータリエンコーダ４からのクロックパルスａは参照パルス分周部５で分周されてタイミング信号作成部６に送られる。 - 特許庁

The pattern generating section 20 is operated and synchronized with a clock signal CLK, whose frequency is half the frequency of an inspection signal S10.例文帳に追加

このパターン生成部２０は、周波数が検査信号Ｓ１０の周波数の１／２であるクロック信号ＣＬＫに同期して動作する。 - 特許庁

A write address generating unit 2 generates a write address 102 in accordance with a write clock signal 104 and writes input data 100 into a two port RAM unit 1.例文帳に追加

書込アドレス性西部２は書込クロック信号104により書込アドレス102を生成し、２ポートRAM部１に入力データ100を書き込む。 - 特許庁

A discrimination timing signal generating section 20 frequency-divides the clock 12 and outputs the result to the reception data selection section 16 as a discrimination timing signal 22.例文帳に追加

一方、判断タイミング信号生成部20では、クロック12を分周し判断タイミング信号22として受信データ選択部16に出力する。 - 特許庁

In this optical communication method, a communication data generating means 11 generates communication data by adding priority information and a clock recovery code to transmission information.例文帳に追加

通信データ生成手段１１は、送信情報に優先度情報及びクロックリカバリ符号を付加して、通信データを生成する。 - 特許庁

To perform a period measurement with favorable accuracy even when an oscillation frequency of a clock device generating a reference frequency shifts from a center value.例文帳に追加

基準周波数を作るクロック装置の発振周波数が中心値からずれた場合でも精度の良い周期計測を行う。 - 特許庁

For determining presence/absence of an RF (information channel) signal, a state of a PLL (phase-locked loop) for generating a clock for data extraction is checked (a step S10).例文帳に追加

ＲＦ信号の有無を判定するため、データ抽出用クロックを生成するためのＰＬＬの状態をチェックする（ステップＳ１０）。 - 特許庁

To provide a frequency divider circuit capable of correctly generating a frequency division signal of high frequency-division accuracy even for a high-speed clock signal.例文帳に追加

高速クロック信号に対しても正確に分周精度の分周信号を生成することのできる分周回路を提供する。 - 特許庁

A serial-data generating part 25 of the transmitter 21 transmits serial data 24 and a strobe signal 27 in synchronization with the synchronization clock signal 26.例文帳に追加

送信機２１のシリアルデータ生成部２５は、同期用クロック信号２６に同期して、シリアルデータ２４およびストローブ信号２７を送信する。 - 特許庁

In addition, the pixel clock generating parts 74a-74d generate pixel clocks (CH1-CH4) using each delay synchronizing signal as a trigger.例文帳に追加

さらに、画素クロック生成部７４ａ〜７４ｄは、それぞれ遅延同期信号をトリガーとして、画素クロック（ＣＨ１〜ＣＨ４）を生成する。 - 特許庁

ADJUSTING METHOD FOR ELECTRONIC AZIMUTH METER, ADJUSTING SYSTEM FOR ELECTRONIC AZIMUTH METER, MAGNETIC FIELD GENERATING DEVICE, ELECTRONIC AZIMUTH METER, AND ELECTRONIC CLOCK WITH ELECTRONIC AZIMUTH METER例文帳に追加

電子方位計の調整方法、電子方位計調整システム、磁場発生装置、電子方位計および電子方位計付電子時計 - 特許庁

A CDR system (100) has a sampling circuit (105) generating a clock/data signal that is in a recovery state, and an interleaving feedback network (110).例文帳に追加

ＣＤＲシステム（100）は回復状態のクロック／データ信号を生じさせるサンプリング回路（105）及びインタリービングフィードバックネットワーク（110）を有する。 - 特許庁

To require only a few light sources for generating a carrier of an optical signal and to eliminate the need of reproducing a clock signal in an ONU (Optical Network Unit).例文帳に追加

光信号の搬送波を生成するための光源が少なくて済み、かつONUにおいてクロック信号を再生する必要がない。 - 特許庁

To provide a clock generating circuit for reducing the load of a CPU and suppressing an increase in a circuit scale or in a system scale.例文帳に追加

ＣＰＵの負荷を軽減するとともに、回路規模またはシステムの規模の増大の抑制が可能なクロック生成回路を提供する。 - 特許庁

To improve a system speed, by assembling a clock generating circuit for communication, with a plurality of SPI devices of only the hardware-circuit constitution.例文帳に追加

複数のＳＰＩデバイスと通信するためのクロック生成回路をハード回路のみの構成で組み立て、システム速度の改善を実現する。 - 特許庁

A transmission pulse generating section 2a generates a transmission pulse emitted to the outside from a transmitting antenna 2c at every change timing of the dither clock.例文帳に追加

送信パルス生成部２ａは、ディザクロックの変化タイミング毎に、送信アンテナ２ｃから外部に放射する送信パルスを発生する。 - 特許庁

A horizontal drive pulse generating circuit 3 uses the basic clock signal to produce two horizontal drive pulse signals H1 and H2.例文帳に追加

水平駆動パルス発生回路３は、基本クロック信号を用いて２つの水平駆動パルス信号Ｈ１およびＨ２を発生する。 - 特許庁

Then the internal synchronization clock generated by the generating circuit 21 is used as signal adjusting timing between the memory part 2 and the logic part 3.例文帳に追加

そして、生成回路２１で生成した内部同期クロックを、メモリ部２とロジック部３とのタイミングを調整する信号として用いる。 - 特許庁

To prevent a noise from being generated and quality from being deteriorated in a waveform data, when generating synchronized word clock with a plurality of serially connected LSIs.例文帳に追加

シリアル接続された複数のＬＳＩでワードクロック同期をとるときに波形データに対するノイズの発生・品質劣化を防止する。 - 特許庁

To provide a DLL circuit used suitably as a circuit for generating the internal clock of a semiconductor storage, including DDR-SDRAM.例文帳に追加

ＤＤＲ−ＳＤＲＡＭを初めとする半導体記憶装置の内部クロック発生用回路として好適なＤＬＬ回路を提供する。 - 特許庁

To provide a clock frequency-divider circuit capable of generating frequency-dividing clocks of various frequency-dividing ratios, without deviating phase relationship among them.例文帳に追加

様々な分周比の分周クロックを位相関係がずれることなく生成することができるクロック分周回路を提供する。 - 特許庁

The clock-generating device used for a semiconductor storage element is provided with; a clock-generating apparatus 315 which receives inner clock signals and is controlled by control signals to generate rising clocks rds and falling clocks fds; and control parts 313 and 314 which generate the control signals in response to reading commands, writing commands and external addresses.例文帳に追加

半導体記憶素子に用いられるクロックの生成装置は、内部クロック信号を受信して、制御信号に制御されて、立ち上がりクロックｒｄ ｓおよび立ち下がりクロックｆｄ ｓを生成するクロック発生器３１５と、リード命令、ライト命令および外部アドレスに応答して、制御信号を生成する制御部３１３、３１４とを備える。 - 特許庁

This memory device includes a command decoder for generating a power-down signal responding to a power-down command, a mode register for storing power-down exit information, a clock synchronization circuit such as a DLL (delayed locked loop) or PLL (phase locked loop) circuit for generating an internal clock signal synchronized with an external clock signal, and a control part for controlling the DLL or PLL circuit.例文帳に追加

メモリ装置はパワーダウン命令に応答してパワーダウン信号を発生する命令デコーダと、パワーダウン脱出情報を貯蔵するモードレジスタと、外部クロック信号に同期される内部クロック信号を発生するＤＬＬまたはＰＬＬ回路のようなクロック同期化回路と、ＤＬＬまたはＰＬＬ回路を制御する制御部とを含む。 - 特許庁

An apparatus for freely analyzing information of a disk comprises a binary circuit 6 for generating a binary signal by receiving an HF signal from an optical disk reproducing apparatus 1, an integration circuit 9 as a decoder circuit to receive the binary signal and a read clock signal generating circuit 7 for branching the binary signal, converting it to the clock signal and then inputting the clock signal to the integration circuit 9.例文帳に追加

光ディスク再生装置１からＨＦ信号を取り出して２値化する２値化回路６と、２値化された信号を入力するデコーダ回路である集積回路９と、２値化された信号を分岐し読み取りクロック信号に変換して集積回路９に入力する読み取りクロック信号発生回路７とを備えている。 - 特許庁

The electromagnetic interference prevention apparatus comprises a clock generation means for generating a reference clock signal, a spread spectrum clocking means for receiving an input of the reference clock signal outputted from the clock generation means and modulating the frequency of the received reference clock signal according to a modulation profile with a prescribed frequency, and a data processing means for receiving the clock signal outputted from the spread spectrum clocking means to execute prescribed data processing.例文帳に追加

基準クロックが生成されるクロック発生手段と、クロック発生手段から出力された基準クロックを入力受けて所定の周波数を有する変調プロファイルによって入力された基準クロックの周波数を変調させて出力する拡散スペクトラムクロック処理手段と、拡散スペクトラムクロック処理手段から出力されたクロック信号を入力として所定のデータ処理を遂行するデータ処理手段を含む。 - 特許庁

The computer chip set is provided with a phase signal generating circuit for generating the group of phase signals and a signal conversion logic circuit for generating an output signal referring to one of the first and second clock rates which are not referred to by an input signal.例文帳に追加

コンピュータチップセットは、位相信号の集合を発生できる位相信号生成回路と、第１、第２クロックレートのうち入力信号が参照していない側を参照する出力信号を発生する信号変換論理回路をもつ。 - 特許庁

The method includes further a step 44 for generating alternately the first current level and the second current level repeatingly in each of clock frequencies different in prescribed numbers, a step 46 for finding clock frequency-dependent noises, a step 46 for generating a filtered average voltage, and a step 47 for finding the impedance.例文帳に追加

方法はさらに、所定数の異なるクロック周波数において第１と第２の電流レベルを交互に繰り返し発生するステップ(44)、クロック周波数依存ノイズを求めるステップ(46)、フィルタリングされた平均電圧を生成するステップ(46)、及び、インピーダンスを求めるステップ(47)を含む。 - 特許庁