「clock generating」に関連した英語例文の一覧と使い方(26ページ目) - Weblio英語例文検索

To obtain a clock generating circuit which automatically makes phase adjustments with simple constitution so that two different generated clocks have optimum phase relation.例文帳に追加

生成した２つの異なるクロックに対して簡単な構成で最適な位相関係を有するように自動的に位相調整を行うクロック生成回路を得る。 - 特許庁

When a stop signal 6 is deasserted, the oscillation circuit 1 generates a clock signal at a frequency in response to a voltage received from the voltage generating circuit 7.例文帳に追加

発振回路１は停止信号６がデアサートされた際には電圧発生回路７からの入力電圧に応じた周波数でクロックを発生させる。 - 特許庁

The first STC counter-value generating unit performs a counter operation that performs four increments per 11 cycles of the video clock to generate the STC counter value.例文帳に追加

第１ＳＴＣカウンタ値生成部は、ビデオクロックの１１サイクル毎に４回のインクリメントを行うカウンタ動作を行ってＳＴＣカウンタ値を生成する。 - 特許庁

A first timing signal generating circuit 2 generates a pulse of a periodic waveform on the basis of the second clock signal phase-controlled by the circuit 3.例文帳に追加

第１のタイミング信号発生回路２は、位相制御回路３により位相制御された第２のクロック信号を基に周期的な波形のパルスを生成する。 - 特許庁

The circuit for generating the spread spectrum clock (CGSCC) 200 conducts dithering using a means 260 for modulating an input voltage (V_ctrl) to a VCO.例文帳に追加

ＶＣＯに対する入力電圧（Ｖ＿ｃｔｒｌ）を変調する手段(260)を用いてディザリングを実施するスペクトル拡散クロック生成回路（ＣＧＳＣＣ）(200)。 - 特許庁

To provide a semiconductor storage device, wherein the timing of generating a data input strobe signal is automatically tuned by the timing of input data and a data strobe clock.例文帳に追加

入力データとデータストローブクロックのタイミングにより自動的にデータ入力ストローブ信号の発生タイミングをチューニングする半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor integrated circuit having a PLL circuit for easily generating a PLL clock signal having an arbitrary number of clocks with a logic circuit.例文帳に追加

ロジック回路により任意のクロック数を有するＰＬＬクロック信号を簡単に生成するＰＬＬ回路備えた半導体集積回路を提供する。 - 特許庁

To provide a method and an apparatus for generating a coded block pattern for high-pass coefficients that decrease the number of operating clock cycles and the frequency of coefficient access.例文帳に追加

動作クロックサイクル数及び係数アクセス数を減少させうるようにした、高域係数に対する符号化ブロックパターン生成方法及び装置を提供する。 - 特許庁

The thus latched internal power down signal CKECZ is held in a first enable signal generating circuit 15 as a first enable signal ENZ1 in response to the internal clock signal CLKSZ.例文帳に追加

ラッチされた内部パワーダウン信号CKECZ は、第１イネーブル信号生成回路１５にて内部クロック信号CLKSZ に応答して第１イネーブル信号ENZ1として保持される。 - 特許庁

To increase the band width of a generated waveform by normally generating a waveform even when a clock frequency is increased or reduced against an intrinsic delay time.例文帳に追加

固有遅延時間に対しクロック周期が短くなっても長くなっても正常に波形発生動作を可能にして生成波形を広帯域化する。 - 特許庁

Timing signal generating circuits 52, 54 respectively generate a clock signal supplied to the analog signal processing circuit section 55 and the digital image processing circuit section 56.例文帳に追加

タイミング信号発生回路５２，５４は、それぞれアナログ信号処理回路部５５、デジタル画像処理回路部５６に供給するクロックを発生させる。 - 特許庁

The latch functioning block receives a clock signal for generating a control signal which causes input/ output operation to be conducted by triggering the self-timed memory core.例文帳に追加

ラッチ機能ブロックは、セルフタイム式メモリコアをトリガして入出力動作を実行させる制御信号を生成するためのクロック信号を受信する。 - 特許庁

The rectangular wave electrical signal generating part outputs a rectangular wave electrical signal 27 of a subbit rate corresponding to any frequency of divided frequencies of the clock signal.例文帳に追加

矩形波電気信号生成部は、クロック信号の分周周波数のいずれかの周波数に相当するサブビットレートの矩形波電気信号27を出力する。 - 特許庁

To provide an information processing apparatus for generating a code for detecting a clock component easily on the reception side without including DC components.例文帳に追加

直流成分を含まず、受信側で容易にクロック成分を検出できる符号を生成することが可能な情報処理装置を提供すること。 - 特許庁

An address generating circuit 105 generates a test address 107 synchronizing with an external clock 115, and supplies this to a ROM 101 as a ROM address 104.例文帳に追加

アドレス生成回路１０５は、外部クロック１１５に同期して、テストアドレス１０７を生成し、これをＲＯＭアドレス１０４として、ＲＯＭ１０１に供給する。 - 特許庁

The devices 100, 200 have sampling clock generating sections 103, 203, data generating sections 104, 204, data recovery sections 105, 205, transmission buffer sections 106, 206 and reception buffer sections 107, 207 consisting of n (plural number)-stages.例文帳に追加

各装置１００、２００は、サンプリングクロック生成部１０３、２０３、データ生成部１０４、２０４、データ再生部１０５、２０５、送信バッファ部１０６、２０６およびｎ（複数）段の受信バッファ部１０７、２０７を有する。 - 特許庁

A recording clock generating circuit is constituted of a means for averaging the period of the wobble signal, a timer for generating a rectangular wave of approximately the same period as the average period, and a frequency multiplication PLL for multiplying the timer output.例文帳に追加

ウォブル信号の周期平均化手段と、平均周期と略同一周期の矩形波を発生するタイマーと、タイマー出力を逓倍する周波数逓倍ＰＬＬにより記録クロック発生回路を構成した。 - 特許庁

The power supply circuit 25 supplies power to the radio transmission circuit 21, the operation signal generating circuit 23, and the clock signal generating circuit 24, only during the energization period belonging to the period when the switch operation continues.例文帳に追加

電源供給回路２５は、スイッチ操作が継続する期間に属する通電期間にのみ、無線送信回路２１、操作信号生成回路２３及びクロック信号生成回路２４に電力を供給する。 - 特許庁

A plurality of waveform generating circuits generates the test waveform of each continuous pattern data from the continuous pattern data generated in the pattern generating circuit and the clock for determining the change timing of each continuous pattern data generated in an edge generator.例文帳に追加

複数の波形発生回路は、パターン発生回路で発生した連続パターンデータと、エッジ発生器で発生した各連続パターンデータの変化タイミングを決定するクロックとから、各連続パターンデータのテスト波形を発生する。 - 特許庁

In this clock generating circuit 100, a speed data generating circuit 10 measures a cycle of a signal by counting a cycle between rise edges or fall edges from the binarized prescribed cyclic signal.例文帳に追加

クロック発生回路１００において、速度データ生成回路１０は、２値化された所定の周期的な信号から、その立ち上がりエッジまたは立ち下がりエッジ間の期間をカウントすることにより、信号の周期を測定する。 - 特許庁

The means of generating the common voltage control signal obtains the control signal for generating a common voltage which has no variation in average DC potential using a horizontal synchronism timing signal and a vertical synchronism timing signal, and a clock.例文帳に追加

コモン電圧制御信号を発生する手段は、水平同期タイミング信号と垂直同期タイミング信号、及びクロックを用いて、平均直流電位が変動しない、コモン電圧を作成するための制御信号を得る。 - 特許庁

A code generating section 20a generates a spread code assigned to the mobile wireless terminal synchronously with the clock supplied from the timing generating section 70a and outputs the spread code to correlators 11a, 12a, 13a.例文帳に追加

コード生成部２０ａは、当該移動無線端末装置に割り当てられた拡散コードを、タイミング生成部７０ａから供給されるクロックに同期させて生成し、相関器１１ａ，１２ａ，１３ａに出力する。 - 特許庁

An output data generating part 4 sends a data/control signal received from a control circuit 2 to a data/control line 41 by operating the output data generating part 4 synchronously with the delay clock received from the delay device 3.例文帳に追加

出力データ発生部４は、制御回路２から受け取ったデータ・制御信号を、遅延装置３から受け取った遅延クロックに同期して出力データ発生部４を動作させてデータ／制御線４１に送出する。 - 特許庁

The timing generating circuit 21 is provided with an oscillator 31 and a timing generating circuit 33 to generate clock pulses to take operation timing of a CCD and the signal processing circuits from the output of the oscillator 31.例文帳に追加

このタイミング発生回路２１は、発振器３１と、この発振器３１の出力からＣＣＤおよび信号処理回路の動作のタイミングをとるクロックパルスを生成するタイミング生成回路３３とを備えている。 - 特許庁

When a MPEG2-TS from a digital broadcasting tuner is inputted and recorded) on a recording and reproducing device 10, a clock-generating part 90 generates a PLL to obtain the clock synchronized with a PCR included in the MPEG2-TS.例文帳に追加

デジタル放送チューナからのＭＰＥＧ２−ＴＳを記録再生装置１０に入力して記録する場合にクロック生成部９０がＰＬＬを形成し、ＭＰＥＧ２−ＴＳに含まれるＰＣＲに同期したクロックが得られるようにする。 - 特許庁

To provide a highly reliable clock signal generation apparatus capable of surely generating a biphase clock signal which absorbs temperature characteristics, power supply voltage characteristics and individual variation and has an optimal non-overlap time.例文帳に追加

本発明は、温度特性、電源電圧特性、個体バラツキを吸収し、最適なノンオーバーラップ時間を有する２相クロック信号を確実に生成できる信頼性の高いクロック信号生成装置を提供することを目的とする。 - 特許庁

Phase adjusting means 8a, 8b, and 8c output delay signals S11a, S11b, and S11c having specified phase differences against a motor clock signal S10 fed from a motor clock generating means 9, and the respective polygon mirrors 6a, 6b, and 6c rotate according to them.例文帳に追加

位相調整手段８ａ，８ｂ，８ｃはモータクロック発生手段９からのモータクロック信号Ｓ１０に対して所定の位相差を有する遅延信号Ｓ１１ａ，Ｓ１１ｂ，Ｓ１１ｃを出力し、これに基づいて各ポリゴンミラー６ａ，６ｂ，６ｃが回転する。 - 特許庁

Likewise, a reverse phase clock pulse generating circuit 20b controls the charge/discharge period of a capacitor C2 so that the rise time and the fall time of reverse phase clock pulses ¬ϕ may increase by the charge/discharge properties of a capacitor C2.例文帳に追加

同様に、逆相クロックパルス発生回路２０ｂによっても、コンデンサＣ２の充放電特性により、逆相クロックパルス¬φの立ち上がり時間および立ち下がり時間が増大するようにコンデンサＣ２の充放電期間を制御する。 - 特許庁

The control circuit includes a plurality of charge pumps 20a-20h generating a voltage and a plurality of clock oscillators 30a-30h configured to supply a clock signal to the prescribed number of the charge pumps 20a-20h to control timing of operation thereof.例文帳に追加

制御回路は、電圧を生成する複数のチャージポンプ２０ａ〜２０ｈと、所定の数のチャージポンプ２０ａ〜２０ｈに対し動作するタイミングを制御するクロック信号を供給する複数のクロックオシレータ３０ａ〜３０ｈとを備える。 - 特許庁

The photoelectric conversion device includes a photoelectric conversion element for performing photoelectric conversion of light reflected from an original image and a clock generator for generating each drive signal for driving the photoelectric conversion element based on a reference clock using the same or almost the same logic gate.例文帳に追加

原稿からの反射光を光電変換する光電変換素子において、基準クロックに基づいて光電変換素子を駆動するための各駆動信号を、同種のロジックゲートを用いて生成するクロック生成部と、を有する。 - 特許庁

A trimming is performed by measuring a clock signal CLK when a variable resistance circuit 72 in a clock signal generating circuit 70 is set to a prescribed resistance value on design and determining variation from the designed value of a resistance value.例文帳に追加

クロック信号発生回路７０内の可変抵抗回路７２を、設計上の所定の抵抗値に設定した場合のクロック信号ＣＬＫを計測することにより、抵抗値の設計値からのバラツキを判定し、トリミングを行なう。 - 特許庁

To provide a clock generating device which can generate a clock synchronizing with a signal being hard to synchronize owing to low appearance frequency of the pulse under situation in which signals having different frequencies each other are mixed.例文帳に追加

互いに異なる周波数を有する信号が混在する状況下、そのパルスの出現頻度が低いために同期をとることが困難な信号に同期したクロックを生成することのできるクロック生成装置を提供する。 - 特許庁

In the pixel clock generator, a detection circuit 3 counts high frequency clocks VCLK being generated from a high frequency clock generating circuit 2 during the period of horizontal sync signals 1 and 2 corresponding to the start and end points of scanning.例文帳に追加

画素クロック生成装置において、検出回路３は、走査の始点と終点に対応する水平同期信号１と水平同期信号２の期間に高周波クロック生成回路２で発生する高周波クロックＶＣＬＫをカウントする。 - 特許庁

To provide a data latch circuit capable of latching a data signal in synchronization with a clock signal, without generating an unwanted charging/discharging current, even if data signal inputting does not meet a setup timing and a hold timing of the clock signal.例文帳に追加

クロック信号に同期されてデータ信号をラッチする場合、不要な充放電電流を発生せず、データ信号の入力が、クロック信号のセットアップタイミング、ホールドタイミングに合わずなくてもラッチが可能なデータラッチ回路を提供する。 - 特許庁

A parallel-to-serial conversion circuit 37 to the output circuit 28A_1 converts image data PD into serial image data SD in 2-bit width synchronously with a clock BCLK (frequency: 54 MHz) from a bit clock generating circuit 35 and provides an output.例文帳に追加

出力回路２８Ａ_1では、並直列変換回路３７は、ビット・クロック生成回路３５からのクロックＢＣＬＫ（周波数：５４ＭＨｚ）と同期して画像データＰＤを２ビット幅の画像データＳＤに直列に変換して出力する。 - 特許庁

The power supply device 60 comprises a signal selection circuit 61 which outputs a switching clock from a switching clock generating part 57 to a switching transistor 62, after the lapse of a period necessary for a stabilized state from startup of the radar system 30.例文帳に追加

電源装置６０に備えられた信号選択回路６１は、レーダシステム３０が起動してから安定状態必要期間が経過した後は、スイッチングクロック発生部５７からのスイッチングクロックをスイッチングトランジスタ６２に出力する。 - 特許庁

To generate a recording/reproducing clock for a pattern recorded in a data area without degrading a format efficiency of a patterned media as much as possible regarding a method for generating a patterned media clock, patterned media, and information recording/reproducing system.例文帳に追加

パターンドメディアクロック生成方法、パターンドメディア及び情報記録再生装置に関し、パターンドメディアに対し、フォーマット効率を極力悪化させないで、データ領域に記録したパターンに対し正確な記録再生クロックを生成する。 - 特許庁

A timing generating section 37 changes a frequency of a transfer clock signal TCK on the basis of the compressed image data S3, and an output section 36 externally outputs compressed image data ED on the basis of the transfer clock signal TCK.例文帳に追加

タイミング発生部３７は、圧縮画像データＳ３に基づいて転送用クロック信号ＴＣＫの周波数を変更し、出力部３６は、転送用クロック信号ＴＣＫに基づいて圧縮画像データＥＤを外部出力する。 - 特許庁

To provide a clock generator and an associated method for generating a clock signal, for driving a microprocessor or other digital circuit at relatively high frequencies, while reducing the spectral amplitude of EMI components as measured over a relatively large bandwidth.例文帳に追加

マイクロプロセッサまたは他のデジタル回路を比較的高い周波数でドライブするようにして、クロック信号を生成し、かつ比較的広い帯域幅に対して測定されるＥＭＩ成分のスペクトル振幅を減少するクロック生成器とする。 - 特許庁

More time is permitted for the high speed address sequencer in order to generate all address signal by the prescribed clock frequency by using one address signal as a clock for generating several other address signals.例文帳に追加

他のアドレス信号の幾つかを生成する為のクロックとしてひとつのアドレス信号を使用することにより、上記高速アドレス・シーケンサは所定クロック周波数により全てのアドレス信号を生成する上で更なる時間が許容される。 - 特許庁

A period of a multiplied clock generated by a multiplied clock generating part 45 is changed from a value acquired by dividing the time interval by a multiple f for a crank signal to a value acquired by dividing the time interval by a multiple f for a cam signal.例文帳に追加

また、逓倍クロック生成部４５が生成する逓倍クロックの周期も、上記時間間隔をクランク信号用の逓倍数ｆで割った値から、上記時間間隔をカム信号用の逓倍数ｆで割った値に変更される。 - 特許庁

The automatic gain control circuit comprises a gain control section 32 generating a gain control signal Sg performing gain control of the variable gain amplifier 11, based on an integrated signal Si from an equalizer filter 31, and a clock-generating section 33 generating a clock CLK2 for driving the gain control section 32 based on a differentiated signal Sd from the equalizer filter 31 and the integration signal Si.例文帳に追加

この自動利得制御回路は、イコライザ・フィルタ３１からの積分信号Ｓｉに基づいて可変利得増幅器１１の利得制御を行う利得制御信号Ｓｇを生成する利得制御部３２と、イコライザ・フィルタ３１からの微分信号Ｓｄと積分信号Ｓｉに基づいて利得制御部３２を駆動させるクロックＣＬＫ２を生成するクロック生成部３３と、から構成される。 - 特許庁

The random number generation means is constituted of a voltage converter 16 for converting the sound to a voltage value, a voltage controlled crystal oscillator 14 for generating the clock corresponding to the output of the voltage converter 16 and the random number counter 15 for generating the random number by the clock obtained from the voltage controlled crystal oscillator 14.例文帳に追加

乱数生成手段は、音声を電圧値に変換する電圧コンバータ器１６と、電圧コンバータ１６出力に応じたクロックを生成する電圧制御型水晶発振器１４と、電圧制御型水晶発振器１４から得られるクロックにより乱数を生成する乱数カウンタ１５で構成される。 - 特許庁

The scan driving apparatus comprises a shift register section generating output signals shifted in sequence in response to a clock signal, and a scan signal generator section generating at least four scan signals in a cycle of the clock signal based on the output signals from the shift register and at least two control signals to be entered.例文帳に追加

クロック信号に従って順次シフトされる出力信号を発生するシフトレジスタ部と、前記シフトレジスタ部からの出力信号と入力される少なくとも２つの制御信号に従って前記クロック信号の１周期ごとに少なくとも４つの走査信号を出力する走査信号発生部とを備える。 - 特許庁

The method includes a step of generating a calibrated slow clock, a step of generating absolute time values, by counting the calibrated slow clock to provide a unified time base, a step of timing events in the wireless system, based on the absolute time values of the unified time base independently of the wireless system time base.例文帳に追加

方法は、較正低速クロックを生成するステップと、較正低速クロックを計数することによって絶対時間値を生成して統一時間ベースを提供するステップと、無線システム時間ベースとは独立に、統一時間ベースの絶対時間値に基づいて、無線システム内の事象のタイミングをとるステップとを含む。 - 特許庁