「clock generating」に関連した英語例文の一覧と使い方(27ページ目) - Weblio英語例文検索

A terrestrial digital reception part 15 and a clock extraction part 16 for receiving a terrestrial digital broadcast signal and extracting a clock from the reception signal are provided in addition to a line interface 13 for extracting a clock from a line signal of a wired transmission line and a GPS reception part 11 as well as a PPS reception part 12 for generating a clock from a time signal from a GPS communication satellite.例文帳に追加

有線伝送路の回線信号からクロックを抽出するラインインタフェース１３とＧＰＳ通信衛星からの時報信号よりクロックを生成するＧＰＳ受信部１１及びＰＰＳ受信部１２に加えて、地上波ディジタル放送信号を受信して、その受信信号からクロックを抽出する地上波ディジタル受信部１５及びクロック抽出部１６を設ける。 - 特許庁

The clock signal generating circuit that applies frequency- division to a system clock, is provided with an adder that sums external input data and a preceding sum result and a storage means that stores the result of sum of this adder synchronously with the system clock and supplies the output to the adder as the preceding sum result, and extracts the most significant bit of the output of the storage means as a clock signal.例文帳に追加

システムクロックを分周してクロック信号を発生させるクロック信号発生回路において、外部入力データと前回の加算結果とを加算する加算器と、この加算器の加算結果をシステムクロックに同期して記憶し出力を加算器に前回の加算結果として供給する記憶手段とを備え、記憶手段の出力の最上位ビットをクロック信号として取り出す。 - 特許庁

A clock abnormality detecting part 105a detects whether a frequency of a clock signal generated by a clock generating part 100 and input to a hard disk device 100 is abnormal or not, when the frequency abnormality of the clock signal is detected, a head retracting control part 105b controls so that a head 109 is retracted to a retracting region 110a on a magnetic disk 110.例文帳に追加

クロック異常検出部１０５ａが、クロック生成部１００により生成され、ハードディスク装置１００に入力されたクロック信号の周波数が異常かどうかを検出し、そのクロック信号の周波数異常が検出された際に、ヘッド退避制御部１０５ｂが、磁気ディスク１１０上の退避領域１１０ａにヘッド１０９を退避するよう制御する。 - 特許庁

A clock stop timing generating circuit 12 is composed of a flip-flop 14, an EXOR gate 13 and an AND gate 6, wherein the stop timing of supply of a clock signal CLK_OUT to a logic circuit 2 is synchronized to a trailing edge of a clock signal CLK and the restart timing of the supply thereof is synchronized to a leading edge of the clock signal CLK.例文帳に追加

クロック停止タイミング生成回路１２を、フリップフロップ１４，ＥＸＯＲゲート１３及びＡＮＤゲート５により構成することで、ロジック回路２に対してクロック信号ＣＬＫ＿ＯＵＴの供給を停止させるタイミングはクロック信号ＣＬＫの立下がりエッジに同期させ、その供給を再開させるタイミングはクロック信号ＣＬＫの立上がりエッジに同期させる。 - 特許庁

The semiconductor device operates according to an internal clock based on the system clock, inputs/outputs data synchronized with the internal clock, and has a phase-locked loop for generating the internal clock and a switch element for switching delay paths to be inserted in a feedback loop with respect to the phase-locked loop on the basis of data input/output of the semiconductor device.例文帳に追加

半導体装置は、システムクロックに基づいた内部クロックで動作し、前記内部クロックに同期してデータを入出力する半導体装置であって、前記内部クロックを生成する位相同期回路と、前記半導体装置のデータの入出力に基づいて、前記位相同期回路に対するフィードバックループに挿入される遅延パスを切り替えるスイッチ素子とを有する。 - 特許庁

Before an actuation signal is supplied from a third control circuit 128 to the first control circuit 120, a control signal for making a clock signal output from the clock signal generating circuit 122 into the reference clock signal of clock frequency allowing the polygon motor 110 to rotate at a previously set rotational frequency is supplied from the third control circuit 128 to the second control circuit 124.例文帳に追加

第３の制御回路１２８から起動信号を第１の制御回路１２０に供給する前にクロック信号発生回路１２２から出力されるクロック信号をポリゴンモータ１１０が予め設定された回転数となるクロック周波数の基準クロック信号にするための制御信号を当該第３の制御回路１２８から第２の制御回路１２４に供給する。 - 特許庁

Thereafter, a clock net, within a clock tree related to the design object circuit, generating a hold error competing with a set-up error is detected based on the timing analysis result, and the wiring width of wiring in the clock net is changed to a wiring width larger than that of other wiring different from the wiring.例文帳に追加

このあと、このタイミング解析結果に基づいて、設計対象回路に関するクロックツリーのうち、セットアップエラーと競合するホールドエラーが発生しているクロックネットを検出し、このクロックネット内の配線の配線幅を、当該配線とは異なる他の配線の配線幅よりも太い配線幅に変更する。 - 特許庁

For example, there are provided: a clock data determination circuit CD_JGE for receiving an input data signal DIN and a clock signal CLK to output a reproduction data signal DATA and phase comparison signals EARLY, LATE; and a clock signal generation circuit CLK_GEN generating the CLK, where a phase is corrected based on EARLY, LATE.例文帳に追加

例えば、入力データ信号ＤＩＮとクロック信号ＣＬＫを受けて再生データ信号ＤＡＴＡおよび位相比較信号ＥＡＲＬＹ，ＬＡＴＥを出力するクロック・データ判定回路ＣＤ＿ＪＧＥと、ＥＡＲＬＹ，ＬＡＴＥに基づいて位相を修正したＣＬＫを発生するクロック信号発生回路ＣＬＫ＿ＧＥＮを設ける。 - 特許庁

The random number generating circuit 28 an oscillator 60 oscillating clock signals independent from the system clock supplied to the CPU of the main control circuit 21, a counter 61 executing counting movement receiving the clock signals, and first and second latch circuits 62, 63 acquiring the count value of the counter 61 upon receiving latch signals.例文帳に追加

乱数発生回路２８は、主制御部２１のＣＰＵに供給されるシステムクロックとは独立したクロック信号を発振する発振器６０と、クロック信号を受けて計数動作を実行するカウンタ６１と、ラッチ信号を受けてカウンタ６１のカウント値を取得する第１と第２のラッチ回路６２，６３とを有して構成される。 - 特許庁

To perform phase adjustment of a sampling clock without necessity for a specific pattern of an input signal in a picture display device which generates the sampling clock synchronized with a dot clock used for generating an analog signal such as an output picture of a personal computer.例文帳に追加

パソコン出力画像等のアナログ映像信号の生成に用いられたドットクロックに同期したサンプリングクロックを生成し、該アナログ映像信号をデジタル信号に変換して表示を行う画像表示装置において、特定パターンの入力信号を必要とせずにサンプリングクロックの位相調節を実施できるようにする。 - 特許庁

The test mode setting circuit of MCU has a clock pin 10-3 to which a clock signal is inputted, a reset pin 10-2 to which a reset signal is inputted, and a test signal generation circuit 50 counting the reset signals and generating a test signal in accordance with the logical value of the clock signal and the reset signal.例文帳に追加

クロック信号が入力されるクロックピン１０−３と、リセット信号が入力されるリセットピン１０−２と、前記クロック信号とリセット信号との論理値に従って、リセット信号をカウントしてテスト信号を発生するテスト信号発生回路５０と、を備えたＭＣＵのテストモード設定回路を構成する。 - 特許庁

The drive clock (signal S2) for a sample hold circuit 23a generated by a control signal generating circuit 24 is differed from the drive clock (signal F1) for the SCF circuit 23b, and the drive clock of the SCF circuit 23b is set to have the same period between in a general operation which is not the self-diagnosis and in the self-diagnosis.例文帳に追加

制御信号発生回路２４が発生させるサンプルホールド回路２３ａの駆動クロック（信号Ｓ２）と、ＳＣＦ回路２３ｂの駆動クロック（信号Ｆ１）とが異なる信号となるようにし、ＳＣＦ回路２３ｂの駆動クロックが自己診断でない通常動作時と自己診断時において同じ周期となるようにする。 - 特許庁

The high voltage switch circuit of the NAND type semiconductor device includes a clock level shifter for increasing amplitude for the clock signal, a path voltage generation part for generating the path voltage by pumping supply voltage with the clock signal increased in the amplitude, and the high-voltage path transistor for transmitting the high voltage responding to the path voltage.例文帳に追加

この発明のＮＡＮＤ型半導体装置の高電圧スイッチ回路は、クロック信号の振幅を増加させるためのクロックレベルシフタと、振幅が増加したクロック信号で電源電圧をポンピングしてパス電圧を生成するパス電圧生成部と、パス電圧に応じて高電圧を伝達する高電圧パストランジスタとを含む。 - 特許庁

In the PLL circuit for converting the analog data signal into a digital data signal synchronously with the generated clock signal and generating the clock signal based on this digital data signal, a digital waveform equalization processing is applied to the digital data signal only during the analog data signal is synchronized with the clock signal.例文帳に追加

生成したクロック信号に同期してアナログデータ信号をディジタルデータ信号に変換すると共に、このディジタルデータ信号に基づいてクロック信号を生成するPLL回路において、アナログデータ信号とクロック信号とが同期している間だけ、ディジタルデータ信号に対してディジタル波形等化処理を行うことにした。 - 特許庁

An operating clock signal CLK80 of four-fold frequency of the main clock signal is generated from a clock generating circuit 47 and the input data of respective colors are converted to a serial data by an input circuit 44, subjected to prescribed image processing in a serial image processing circuit 45 and returned to parallel data by an output circuit 46.例文帳に追加

クロック発生回路４７からは、メインクロック信号の４倍の周波数で動作クロック信号ＣＬＫ８０が発生され、各色の入力データは、入力回路４４で直列に変換され、シリアル画像処理回路４５で順次所定の画像処理が施され、出力回路４６で並列に戻される。 - 特許庁

This device consists of the 1st to N-th transmission line interface panels 11 and 12 which respectively house transmission lines from #1 to #N lines and extract a clock signal from received data, a clock distribution panel 13 generating an intra-clock signal and a transmission line interface panel 14 to be a preliminary package.例文帳に追加

＃１から＃Ｎ回線までの伝送路を夫々収容し受信データからクロック信号を抽出する第一の伝送路インターフェース盤１１から第Ｎの伝送路インターフェース盤１２と、装置内クロック信号を生成するクロック分配盤１３と、予備パッケージとなる伝送路インターフェース盤１４とにより構成する。 - 特許庁

A micro computer (ASIC) comprises a scan chain for the LSSD scanning test, and a clock generating circuit 10 which generates a shift clock which has each latch circuit of the scan chain latch a test pattern and a clock for performing the test which imports the output of an circuit to be tested corresponding to the test pattern, and supplies them to the scan chain.例文帳に追加

マイクロコンピュータ（ＡＳＩＣ）に、ＬＳＳＤスキャンテストのためのスキャンチェーンと、テストパターンをスキャンチェーンの各ラッチ回路にラッチさせるためのシフト用クロックおよびテストパターンに対する被テスト回路の出力を取り込むためのテスト実行用クロックを生成し、スキャンチェーンに供給するクロック生成回路１０とを備える。 - 特許庁

An available clock generating circuit 152 generates an operation clock with a high frequency (first frequency), when the inverter circuit 130 generates the rectangular-wave voltage, or generates an operation clock with a low frequency (second frequency), when the inverter circuit 130 generates no rectangular-wave voltage, to supply it to the microcomputer 151.例文帳に追加

動作クロック生成回路１５２は、インバータ回路１３０が矩形波電圧を生成している場合は、高周波（第一の周波数）の動作クロックを生成し、インバータ回路１３０が矩形波電圧を生成していない場合は、低周波（第二の周波数）の動作クロックを生成して、マイクロコンピュータ１５１に供給する。 - 特許庁

A clock control part 6 enables selective outputting of one from among the output data from the voltage-monitoring part 4, output data converted by data converting parts 63 and 64, and fixed value data output from setting parts 65 and 66 by an external clock control signal, and controls the frequencies of a clock generating part 2 by the output.例文帳に追加

クロック制御部６は、電圧監視部４からの出力データ、データ変換部６３、６４でデータ変換した出力データ及び設定部６５、６６から出力した固定値データの何れかを外部クロック制御信号により選択的に出力することを可能とし、該出力によりクロック生成部２の周波数を制御する。 - 特許庁

Control data CD used for enabling the reference clock generating unit (digital PLL) to generate the reference clock are inputted into the decoders as period data CD representing the period of the reference clock MCK, and the decoders decide a specific switch selected from among the switch group to be turned, on the basis of the period data.例文帳に追加

各デコーダには、基準クロック発生部（デジタルＰＬＬ）１０にて基準クロックを生成するのに用いられた制御データが、基準クロックＭＣＫの周期を表す周期データＣＤとして入力され、各デコーダは、この周期データＣＤから各スイッチ群においてオンすべき特定スイッチを決定する。 - 特許庁

An optional phase generating circuit 3 adjusts a phase a reference clock D2 on the basis of the 1st phase decision signal D4 to output an adjusted reference clock D2' to the pulse width variable circuit 4, and the pulse width variable circuit 4 adjusts the pulse width of the adjusted reference clock D2' on the basis of the 2nd phase decision signal D3.例文帳に追加

任意位相発生回路３は、第１位相判定信号Ｄ４に基づいて基準クロックＤ２の位相を調整して調整済み基準クロックＤ２’をパルス幅可変回路４に出力し、パルス幅可変回路４は第２位相判定信号Ｄ３に基づいて調整済み基準クロックＤ２’のパルス幅を調整する。 - 特許庁

The semiconductor device comprising an internal circuit that uses a DLL clock outputted from a register control DLL, includes a means for generating clock enable signals for enabling or disabling the DLL clock applied to the internal circuit, in response to an operation signal and a non-operation signal for the semiconductor device.例文帳に追加

レジスタ制御ディレイロックループから出力されたＤＬＬクロックを用いる内部回路を備えた半導体デバイスにおいて、半導体デバイスに対する作動信号及び非作動信号に応答して、内部回路に印加されるＤＬＬクロックをイネーブルしたりディスエーブルしたりするクロックイネーブル信号を生成する手段を備える。 - 特許庁

To provide a clock signal generating device capable of setting optimally a non-overlap time, that a discrete-time type circuit requires, and a duty ratio of a clock signal in the case that the clock signal required in the discrete-time type circuit is varied by an external variation factor such as power supply voltage or environmental temperature.例文帳に追加

電源電圧、環境温度などの外部変動要因により、離散時間型回路において必要となるクロック信号に変動が生じた場合などにおいて、離散時間型回路が必要とするノンオーバーラップ時間、およびクロック信号のデューティ比を最適に設定することができるクロック信号生成装置を提供すること。 - 特許庁

To provide a synchronous processing circuit capable of capturing stable video data because a horizontal synchronizing signal and a pulse for frequency-dividing a clock signal are compared only on a line for A/D conversion in a PLL circuit for generating an A/D conversion clock and a D/A conversion clock, resulting in that the timing of the A/D conversion is not in variations.例文帳に追加

A/D変換用クロック及びD/A変換用クロックを作成するPLL回路についてA/D変換するラインのみで水平同期信号とクロック信号を分周したパルスの比較を行う様にした為、A/D変換のタイミングが変動しなくなり、安定した映像データを取り込むことができる同期処理回路を提供すること。 - 特許庁

A sampling time generating circuit 101 inputs a clock signal to be measured MCK, and outputs first and second sampling trigger signals to a sample-hold circuit 102 at predetermined timing before and after a time point when a half period of the clock signal to be measured MCK is elapsed from a first edge of the clock signal to be measured MCK.例文帳に追加

サンプリングタイミング生成回路１０１は、被測定クロック信号ＭＣＫを入力し、被測定クロック信号ＭＣＫの第１のエッジから被測定クロック信号ＭＣＫの１／２周期後の前後におけるそれぞれの所定のタイミングおいて第１および第２のサンプリングトリガ信号をサンプルホールド回路１０２に出力する。 - 特許庁

The semiconductor device has a scan chain circuit 1 for inputting and outputting a data to/from the internal circuit 500, and a quick clock generator 300 for generating a launching clock signal LAUNCH CLK for launching the data to the internal circuit 500, and a capturing clock signal CAPTURE CLK for capturing the data from the internal circuit 500.例文帳に追加

半導体装置は、内部回路５００に対してデータの入出力を行うスキャンチェーン回路１と、内部回路５００にデータを送り込ませる送り込みクロック信号LAUNCH CLKおよび内部回路５００からデータを取り込む取り込みクロック信号CAPTURE CLKを生成する高速クロック生成装置３００とを有する。 - 特許庁

A comparator 21 converts an analog modulated wave signal Sm from a modulated wave generating circuit 16 into a digital signal Sd and outputs it, a counter 22 counts cycles of a clock signal So outputted from the clock generating circuit according to the digital signal Sd, and a comparing circuit 25 compares the count value with a specification of the center frequency of the clock signal So set in a specification memory 24.例文帳に追加

コンパレータ２１で変調波生成回路１６からのアナログ変調波信号Ｓｍをデジタル信号Ｓｄに変換して出力し、該デジタル信号Ｓｄに応じて、カウンタ２２でクロック生成回路２から出力されたクロック信号Ｓｏの周期のカウントを行い、該カウント値とあらかじめ規格値メモリ２４に設定されたクロック信号Ｓｏの中心周波数の規格値とを比較回路２５で比較するようにした。 - 特許庁

A rotation synchronizing signal synchronizing accurately with rotation of the disk is obtained by a disk rotation means 124 rotating the disk, an information playback means 121 playing back information already recorded in the disk and outputting an information playback signal, a clock generating means 102 generating a demodulation clock, and a PLL circuit operated so that a frequency dividing signal of the demodulation clock is phase-synchronized with a FG signal.例文帳に追加

ディスクを回転させるディスク回転手段１２４と、ディスクに既記録されている情報を再生し情報再生信号を出力する情報再生手段１２１と、復調クロックを生成するクロック生成手段１０２と、復調クロックの分周信号がＦＧ信号と位相同期するよう動作するＰＬＬ回路１０７とによってディスク回転に正確に同期した回転同期信号を得る。 - 特許庁

The synchronizing method for generating a clock signal and making it synchronized with a digital data stream includes steps of generating a clock signal using an oscillator, specifying transition in a part of the data stream, and making the transition of the clock signal synchronized with the transition specified in the data stream by changing the state of the oscillator using a control circuit in response to the specification.例文帳に追加

クロック信号発生しかつデジタルデータストリームに同期させる同期方法には、発振器を用いてクロック信号を発生すること、前記データストリームの一部において遷移を特定すること、および、該特定に応じて、制御回路を用いて前記発振器の状態を変更することにより、前記クロック信号の遷移を、前記データストリームにおいて特定された前記遷移と同期させることが含まれる。 - 特許庁

Each GPS signal generating device includes a communication I/F for receiving incoming of the GPS signal, a CPU for controlling an operation inside the GPS signal generating device, a memory, a clock, a GPS signal generating section for generating a false GPS signal based on the GPS signal, and an output I/F for outputting the false GPS signal.例文帳に追加

各ＧＰＳ信号生成装置は、ＧＰＳ信号の入力を受け付ける通信Ｉ／Ｆと、ＧＰＳ信号生成装置の内部の動作を制御するＣＰＵと、メモリと、クロックと、ＧＰＳ信号に基づいて擬似的なＧＰＳ信号を生成するＧＰＳ信号生成部と、擬似的なＧＰＳ信号を出力する出力Ｉ／Ｆとを含む。 - 特許庁

A microcomputer incorporates an EEPROM interface which is obtained by improving the hardware of an ordinary SPI and the interface has a transmission-reception circuit, a dummy clock signal generating circuit, a null reading means, and a transmitting date generating means.例文帳に追加

本発明のマイクロコンピュータは、通常のＳＰＩのハードを少し改修したＥＥＰＲＯＭインターフェースを内蔵しており、同インターフェースは、送受信回路、ダミークロック信号生成回路、空読み手段および送信データ生成手段をもつ。 - 特許庁

A clock circuit 84 supplies a successive and bout of cyclic timing pulses 85 to a drive voltage generator 86 for generating a cyclic bipolar voltage 87 and a data generator 88 for generating a pulse width modulating signal 89.例文帳に追加

クロック回路８４は、周期的な両極性電圧８７を生成する駆動電圧生成器８６と、パルス幅変調信号８９を生成するデータ生成器８８とに、連続した一続きの周期τのタイミングパルス８５を供給する。 - 特許庁

When a source signal SE is switched from '0' to '1', for example, this is detected by a transition detecting means 11, and synchronously with rise of a clock signal CK1, a clock stop control signal ST1 is turned into '1' by a control signal generating means 13.例文帳に追加

原信号ＳＥを例えば“０”から“１”に切り替えると、これが遷移検出手段１１で検出され、制御信号生成手段１３により、クロック信号ＣＫ１の立ち上がりに同期してクロック停止制御信号ＳＴ１が“１”になる。 - 特許庁

When a clock signal generating circuit 15 reads the picture data from the 1th-Nth housing circuits 11-1 to 11-2 to supply it to the 1th-Mth drive circuits 12-1 to 12-5, it generates a clock signal for synchronization.例文帳に追加

クロック信号生成回路１５は、第１乃至第Ｎの格納回路１１−１〜１１−２から画像データを読み出し、第１乃至第Ｍの駆動回路１２−１〜１２−５へ供給する際に、同期をとるためのクロック信号を生成する。 - 特許庁

A time registering unit 114, when detecting the connection of a detachable USB memory 11 which has stored a predetermined set time information in advance, registers the set time information 136 in an RTC clock generating unit 72 and starts clock operation.例文帳に追加

時刻登録部１１４は、所定の設定時刻情報を予め記憶した着脱自在なＵＳＢメモリ１１の接続を検出した際に、その設定時刻情報１３６をＲＴＣクロック発生部７２に登録して時計動作を開始させる。 - 特許庁

A No.1 circuit part 111 of a plurality of circuit parts receives a reference clock signal generated by a reference clock signal generating part and a return signal to be transmitted from the terminal of a reference signal transmission path through a return transmission path.例文帳に追加

複数の回路部のうちＮｏ．１回路部１１１は、基準クロック信号発生部が発生した基準クロック信号および基準信号伝送路の終端から折返し伝送路により伝送する折返し信号の双方を受信する。 - 特許庁

The supplementing means includes: a means for detecting the missing clock on the data line; a means for generating supplemented clocks to supplement the detected missing clocks; and a means for recovering the clocks by inserting the supplemented clocks to the missing clock parts.例文帳に追加

前記補填する手段は、前記データライン上のクロック抜けを検出する手段と、前記検出されたクロック抜けを補填する補填クロックを生成する手段と、前記補填クロックをクロック抜け部分に挿入してクロックを修復する手段と、を含む。 - 特許庁

To obtain satellite digital broadcasting equipment, whose lack of synchronization between a clock for generating TS signals and a clock of an uplink station at a playing site is suppressed even when deterioration in weather conditions, interruption of broadcasting waves and the Doppler shift of the broadcasting waves, etc., affect the broadcasting.例文帳に追加

気象条件の悪化や放送波の中断、放送波のドップラーシフトによる影響などに対し、演奏所におけるＴＳ信号生成用のクロックとアップリンク局のクロックとの同期ずれを抑えた衛星デジタル放送装置を提供すること。 - 特許庁

A timing circuit (255) for generating a first signal (208) indicative of the time the clock signal is low and a second signal (244) indicative of the time the clock signal is high provides an input to a comparison circuit (265) for comparing the first signal (208) and the second signal (244).例文帳に追加

クロック信号が低である時間を示す第１の信号(208)およびクロック信号が高である時間を示す第２の信号(244)を生成するタイミング回路(255)は、第１の信号(208)を第２の信号(244)と比較する比較回路(265)に対し、入力を供給する。 - 特許庁

Clocks generated in a clock generating circuit 11 are inputted to the analog-to-digital converting circuit 15 as sampling clocks and analog-to-digital conversions are performed for every sampling clock in the circuit 15 and the converted digital signal is outputted to a memory 16 to be stored.例文帳に追加

アナログ−ディジタル変換回路１５にはクロック発生回路１１で生成したクロックがサンプリングクロックとして入力され、サンプリングクロック毎にアナログ−ディジタル変換が行われ、変換されたディジタル信号は、メモリ１６に出力され、記憶される。 - 特許庁

When an error rate calculated on the basis of the number of data errors counted by a data error count section 207 exceeds a threshold, an apparatus control card 208 instructs a switch card clock generating section 205 to reduce the clock frequency distributed in the apparatus.例文帳に追加

データエラーカウント部２０７でカウントしたデータエラー数に基づき算出したエラーレートが、ある閾値を超えた場合には、装置制御カード２０８はスイッチカードクロック発生部２０５に対し、装置内に分配するクロック周波数を低下させる指示を行う。 - 特許庁

Thus, the difference in parasitic capacitance of sub-clock wiring is allowed to be constant with ease, for precision voltage on current control differential ring oscillation circuit for generating multiphase sub-clock and for oscillating at high frequency.例文帳に追加

その為、副クロック配線の寄生容量の差を容易に均等にすることが可能となるので、精度の高い 多相の副クロックを発生出来る高周波数で発振可能な電圧または電流制御差動リング発振回路が提供出来る。 - 特許庁

The Annex C service is provided by extracting a clock from a GPS signal received via a GPS antenna, by generating asymmetric digital subscriber line (ADSL) data using the extracted clock, and outputting the data.例文帳に追加

本発明は、ＧＰＳアンテナを通じて受信されたＧＰＳ信号からクロックを抽出し、該抽出されたクロックを使用して非対称デジタル加入者線（ＡＤＳＬ）データを生成し、出力することによって、Ａｎｎｅｘ Ｃサービスを提供する。 - 特許庁

On the substrate, a scanning clock generation circuit 40 for generating scanning operation clock signals GCK1A, GCK2A to be outputted to the scanning drive circuit 12 using a data driving start signal SSP to be inputted to the data driving circuit 11.例文帳に追加

前記基板上には、データ駆動回路１１に入力されるデータ駆動開始信号ＳＳＰを利用して、走査駆動回路１２に出力する走査動作クロック信号ＧＣＫ１Ａ・ＧＣＫ２Ａを生成する走査クロック生成回路４０が形成される。 - 特許庁

A start bit determining section 12 determines a time of a start bit of a first character of a serial input signal SIN, and a communication rate selecting section 13 and a reception clock generating section 14 generate a reception clock signal RCK in accordance with the determination results.例文帳に追加

開始ビット測定部１２は直列入力信号ＳＩＮの第１文字の開始ビットの時間を測定し、通信速度選択部１３と受信クロック発生部１４は測定結果に従って受信クロック信号ＲＣＫを発生する。 - 特許庁