「clock generating」に関連した英語例文の一覧と使い方(31ページ目) - Weblio英語例文検索

A clock ck for the first generating part is formed by arranging pulses P1, P2 by using the period of synthesization (2H) as the period to satisfy the relationship between enable en and Fig.18.例文帳に追加

この第１の生成部分に対するクロックｃｋは、合成期間（２Ｈ）を周期として、パルスＰ１，Ｐ２が、イネーブルｅｎと図１８の関係を満たすようにそれぞれ配置されて形成される。 - 特許庁

To provide a clock generating circuit having simple constitution which can meet the need of maintaining the operation of electronic equipment including a synchronous circuit when the battery voltage of the electronic equipment is decreasing.例文帳に追加

同期回路を含む電子機器の電池電圧が低下してきた場合に、その電子機器の動作維持に対応できる上に、その構成が簡易であるクロック発生回路の提供。 - 特許庁

To provide a clock generating circuit, capable of obtaining a modulation waveform high in the effect of suppressing a spectrum, and reducing a circuit scale relative to a modulation system by "Hershey-kiss"(R).例文帳に追加

スペクトルの抑圧効果の高い変調波形を得ることができ、Ｈｅｒｓｈｅｙ−ｋｉｓｓによる変調方式と比べ、回路規模を小さくするクロック生成回路の提供。 - 特許庁

When mask signal generating parts SG11 to SG14 generate mask signals in synchronous with the cycle clock, the serial patterns including the information showing the expected value X can be generated in real time.例文帳に追加

ここで、マスク信号発生部ＳＧ１１〜ＳＧ１４がサイクルクロックに同期してマスク信号を発生すると、期待値「Ｘ」を示す情報を含むシリアルパターンをリアルタイムで生成することができる。 - 特許庁

To provide an information recording/reproducing device capable of performing highly accurate synchronous recording by stably generating a recording clock during transition from information reproducing to recording.例文帳に追加

情報の再生から記録への移行時においても、安定的に記録クロックを生成して記録精度の高い同期記録を行うことが可能な情報記録再生装置を提供する。 - 特許庁

A CPU 17 controls a clock generating circuit 21, a first power supply circuit 22, and a second power supply circuit 23 according to the energy-saving mode determined by the energy-saving mode determining section 16.例文帳に追加

ＣＰＵ１７は、省エネルギーモード決定部１６で決定された省エネルギーモードに従って、クロック発生回路２１、第１の電源回路２２、第２の電源回路２３を制御する。 - 特許庁

To provide an image read method and an image reader which can read an image at a low cost with a high efficiency without the need for a particular CCD clock generating circuit, and to provide an image forming device provided with the same.例文帳に追加

特別なＣＣＤクロック発生回路などによることなく、低コストでしかも効率のよい画像読取方法、画像読取装置及びそれを備えた画像形成装置を提供する。 - 特許庁

An RTC 50 is provided with an oscillation circuit part 51 for generating clock signals on the basis of the oscillation operation of an external crystal vibrator 60 and a register 52 where prescribed information is written.例文帳に追加

ＲＴＣ５０は、外部の水晶振動子６０の発振動作に基づいてクロック信号を生成する発振回路部５１と、所定の情報が書き込まれるレジスタ５２、を備えている。 - 特許庁

A reference clock CLK and a vertical synchronization signal VD for generating horizontal transfer pulses, etc. generated in a video processor 3 are output to a connector 9 of the electronic endoscope 2.例文帳に追加

ビデオプロセッサ３で生成された水平転送パルス等を生成するための基準クロックＣＬＫ及び垂直同期信号ＶＤは電子内視鏡２のコネクタ９に出力される。 - 特許庁

A pit data generating circuit 11 generates first clock signals CK1 synchronized to pit data and pit synchronizing signals SYNC from total sum reading signals SRF that read long and short information of a pit.例文帳に追加

ピットデータ生成回路１１は、ピットの長短を読み取った総和読取信号ＳＲＦからピットデータに同期した第１クロック信号ＣＫ１とピット同期信号ＳＹＮＣを生成する。 - 特許庁

This staircase waveform voltage is put together with a phase error voltage signal E from a reception synchronizing circuit 44 to generate a control voltage for a VCO 70 generating a reception-side chip clock.例文帳に追加

この階段波形電圧は受信同期回路４４からの位相誤差電圧信号Ｅと合成されて、受信側チップクロックを生成するＶＣＯ７０の制御電圧とされる。 - 特許庁

According to the present invention, power consumption generating between the input buffer and the latching circuit is reducible effectively, without having the input buffer operation or the internal clock halted.例文帳に追加

本発明によれば、入力バッファの動作や内部クロックを停止させることなく、入力バッファとラッチ回路との間で発生する消費電力を効果的に低減することが可能となる。 - 特許庁

The phase locked loop circuit may also include a voltage controlled oscillator circuit, including at least four loops, receiving the control voltage and generating multiple internal clock signals.例文帳に追加

また、位相同期ループ回路は少なくとも４個のループを含み制御電圧を受信して複数の内部クロック信号を発生する電圧制御発振器回路も含むことができる。 - 特許庁

When the CPU 5 is SH7065 of SH-DSP, the D/A converter 9 is incorporated and a clock generating circuit 11, a ROM 10 and the RAM 7 or the like are incorporated as well.例文帳に追加

ＣＰＵ５がＳＨ−ＤＳＰのＳＨ７０６５であれば、ＤＡ変換器９も内蔵しているし、クロック発生回路１１やＲＯＭ１０やＲＡＭ７も内蔵している。 - 特許庁

A clock control section 4 stores a generating circuit division ratio signal 104 resulting from summing the phase error signal 103 to frequency division ratio initial values that are repetitively outputted and provides the output of the signal 104.例文帳に追加

クロック制御部４は、繰り返し出力される複数の分周比初期値に位相誤差信号１０３を加算した分周比信号１０４を記憶するとともに出力する。 - 特許庁

To enable generating a reproduced clock by detecting phase error information without inserting a special recording pattern for phase error detection into a recording area in reproducing multi-value information.例文帳に追加

多値情報再生において、記録領域に位相誤差検出用の特別な記録パターンを挿入することなく、位相誤差情報を検出し、再生クロックの生成を可能とする。 - 特許庁

Thus, control to the optimum current corresponding to the sampling frequency is made independently of the clock signal generating means in use so as to attain low power consumption of the AD converter.例文帳に追加

従って、クロック信号生成手段を問わず、サンプリング周波数に応じた最適な電流値に制御することができ、ＡＤ変換器の低消費電力化が達成される。 - 特許庁

The encryption processing circuit 100 includes: a phase locked loop circuit 101 for receiving input of external clock signals from the outside and generating internal clock signals synchronized with the inputted external clock signals by executing feedback control; and a round processing circuit 102 which is configured to be operated in synchronism with the generated internal clock signals and encrypts the inputted information by repeatedly executing the round processing.例文帳に追加

暗号化処理回路１００は、外部から外部クロック信号が入力され、フィードバック制御を行うことにより、当該入力された外部クロック信号と同期した内部クロック信号を生成する位相同期回路１０１と、上記生成された内部クロック信号に同期して作動するように構成され、且つ、上記ラウンド処理を繰り返し実行することにより、上記入力された情報を暗号化するラウンド処理回路１０２と、を備える。 - 特許庁

A game machine is provided with a random number clock generating circuit 14 which generates a random number clock, a random number counter 13 which counts the random value from the random number clock generated while outputting a carryout signal each time a countable maximum value is reached, and a monostable multi-vibrator 133 which gets the carryout signal input and the clock abnormal signal output when the carryout signal is not input for a predetermined time.例文帳に追加

乱数クロックを発生させる乱数クロック発生回路１４と、発生した乱数クロックに基づき乱数値をカウントするとともに、カウント可能な最大値に達する毎にキャリーアウト信号を出力する乱数カウンタ１３と、キャリーアウト信号が入力されるとともに、当該キャリーアウト信号が所定時間入力されないときにクロック異常信号を出力する単安定マルチバイブレータ１３３と、を備える構成としてある。 - 特許庁

A counter CUNT counts a clock from a clock signal generating circuit CLK, a digital/analog converter DAC converts the count into an analog signal, which controls the negative resistance circuit to be oscillated by bringing the effective resistance of the tuning circuit to a negative resistance to change the negative resistance into a positive resistance.例文帳に追加

クロック信号発生回路ＣＬＫからのクロックをカウンターＣＵＮＴがカウントし、そのカウント値をＤ／Ａ変換器ＤＡＣでアナログ信号に変換し、その信号で負性抵抗回路を制御し、同調回路の実効抵抗を負にして発振させ、負性抵抗値を正の方向へ変化させる。 - 特許庁

The phase discriminating device has a switch for starting to measure a power waveform, an oscillator for generating a clock representing the same phase for each period of the power waveform from a measurement start of the switch, and a memory for storing a value at which the power waveform is converted with a time lapse from the clock.例文帳に追加

位相判別装置は、電力波形の測定を開始するためのスイッチと、スイッチの測定開始から電力波形の周期毎の同一位相を表すクロックを発生するための発振器と、クロックからの時間経過で電力波形を変換した値を記憶するメモリーと、を有する。 - 特許庁

The output control signal generation circuit is provided with latch circuit groups 100 to 109 connected in cascade and a timing signal generation circuit TC for generating timing signals to be supplied to the latch circuit groups 100 to 109 on the basis of a second clock whose phase is advanced from that of a first clock used for taking in a read command.例文帳に追加

縦続接続されたラッチ回路群１００〜１０９と、リードコマンドの取り込みに用いた第１のクロックよりも位相が進んだ第２のクロックに基づいて、ラッチ回路群１００〜１０９に供給するタイミング信号を生成するタイミング信号生成回路ＴＣとを備える。 - 特許庁

A pulse generating circuit 11 generates 32 clock pulses CK within a variation period T of positional signals Hu-Hw, and a phase estimation circuit 12 counts the clock pulses CK with reference to the leading edge of the positional signal Hu to estimate the phase of the rotor 6R of a permanent magnet motor 6.例文帳に追加

パルス発生回路１１は、位置信号Ｈｕ〜Ｈｗの変化周期Ｔ内に３２個のクロックパルスＣＫを発生し、位相推定回路１２は、そのクロックパルスＣＫの数を位置信号Ｈｕの立上がりエッジを基準としてカウントし、永久磁石モータ６の回転子６Ｒの位相を推定する。 - 特許庁

To provide a radio receiving device whose cost can be lowered by eliminating the need for a voltage-controlled crystal oscillator for reference clock signal generation of a digital broadcast receiving device and which can suitably restore video and audio by generating a clock signal of high frequency precision based upon the time reference sent from a transmission side.例文帳に追加

デジタル放送受信装置における基準クロック信号生成用の電圧制御型水晶発振器を不要にしてコストを下げることができ、送信側から送信される時刻基準に合わせた高い周波数精度のクロック信号を生成し、映像及び音声を適切に復元する。 - 特許庁

A clock generating circuit 31 for dividing the frequency of a multiplication clock based on frequency dividing ratio data, comprises a frequency dividing ratio identifier 1 for identifying whether frequency dividing ratio data are even-numbered, odd-numbered or decimal, delay tap equipment 2 and a cycle counting latch frequency divider 3.例文帳に追加

逓倍クロックを分周比データに基づいて、分周させるクロック生成回路３１であって、分周比データが、偶数、奇数、または小数であるかを識別する分周比識別器１を備えるとともに、遅延タップ器２および周期カウント用ラッチ分周器３を備えるようになっている。 - 特許庁

To reduce flickers appearing in a display image of a display device equipped with a display panel, a display control circuit generating image data and a clock, and a source driver receiving the image data in response to the clock and supplying an image signal based upon the image data to the display panel.例文帳に追加

表示パネル、画像データ並びにクロックを生成する表示制御回路、及び前記クロックに呼応して前記画像データを取り込み且つ画像データに基づく画像信号を前記表示パネルに供給するソース・ドライバを備えた表示装置において、その表示画像に現れるちらつきを低減する。 - 特許庁

This controller is constituted of a CPU 10, a temperature controller 20 for detecting the temperature of the CPU or the neighboring area, and for outputting a trigger signal when the detected temperature is matched with any of two trigger temperatures set at two points, and a clock frequency generating circuit 30 for outputting a clock signal to the CPU.例文帳に追加

この装置を、ＣＰＵ10と、ＣＰＵまたはその近傍の温度を検出し、検出温度が、設定された二点のトリガー温度のいずれかに一致したときトリガー信号を出力する温度コントローラ20と、ＣＰＵにクロック信号を出力するクロック周波数発生回路30とで構成する。 - 特許庁

To provide a means for preventing loss of profit on a player side and on a game hall side by quickly detecting an abnormal motion in a random number clock generating circuit and/or a clock count circuit in a Pachinko game machine, a means whose internal processing is not complicated and whose capacity can be reduced.例文帳に追加

パチンコ遊技機における乱数クロック発生回路及び／又はクロックカウント回路における異常動作を早期に検出して遊技者及びホール側の利益を損なわせない手段であって、内部処理が複雑でなく容量的にも軽減可能な手段の提供。 - 特許庁

The one-shot pulse generating circuit 20 generates a one-shot pulse signal as a pulse signal that is synchronized with the clock CLK in a normal operation mode, and generates a continuous one-shot pulse signal as a pulse signal that is synchronized with the clock CLK and the pulse signal in a high-speed operation mode.例文帳に追加

ワンショットパルス生成回路２０は、通常動作モード時には、クロックＣＬＫに同期したワンショットパルス信号をパルス信号として生成し、高速動作モード時には、クロックＣＬＫ及びパルス信号に同期した連続したワンショットパルス信号をパルス信号として生成する。 - 特許庁

A receiving device D includes first to third receiving parts 31 to 33 receiving respectively single music data from first to third transmitting devices A to C of respective reproducing devices, and one clock generating part 25 supplying first to third frequency dividing clock signals CLKd1 to CLKd3 to respective receiving parts 31 to 33.例文帳に追加

受信装置Ｄは、各再生装置の第１〜第３送信装置Ａ〜Ｃから単体音楽データをそれぞれ受信する第１〜第３受信部３１〜３３と、各受信部３１〜３３に第１〜第３分周クロック信号ＣＬＫｄ１〜ＣＬＫｄ３を供給する１つのクロック生成部２５を含む。 - 特許庁

To provide a pixel clock-generating device which generates a pixel clock capable of highly accurately correcting each of errors even when the different errors of a scanning speed are generated at optical scan positions in an image forming apparatus in which one light source optically scans two or more plural optical scan positions shifting in time.例文帳に追加

１つの光源が２つ以上の複数の光走査位置を時間的にずらして光走査する画像形成装置において、各々の光走査位置で走査速度に異なる誤差が生じても、それぞれ高精度に補正できる画素クロックを生成する画素クロック生成装置を提供すること。 - 特許庁

To provide a symbol delay synchronization demodulating circuit for generating symbol data from a quadrature detection signal, using as a symbol demodulation clock signal a clock signal in which a phase does not match a symbol point interval in the quadrature detection signal although a frequency matches a symbol speed.例文帳に追加

周波数はシンボル速度と一致しているが、位相が直交検波信号におけるシンボル点間隔に合致していないようなクロック信号をシンボル復調クロック信号として用い、直交検波信号からシンボルデータを生成するシンボル遅延同期復調回路を提供する。 - 特許庁

This radio paging receiver operates on a clock of 51.2 kHz while a self frame is received in intermittent reception, and the output frequency of a clock generating source is switched from 51.2 kHz to 1 MHz so as to process the received data and to fetch out serial data of 9600 bps in a short time in the other period.例文帳に追加

そして間欠受信の自己フレームの受信中は５１．２kHz のクロックで動作させ、その他の時間は受信データの処理と９６００bps のシリアルデータの取出し処理を短時間で行わせるためクロック発生源の出力周波数を１MHz に切替えて動作させるようにした。 - 特許庁

The sound reproduction device 10 is provided with a trigger monitor site 12 that monitors an input of a trigger signal TG_n, a plurality of sound output sites 21_n which are asynchronous with each other for reproducing a sound signal and outputting it, and a word clock generator 14 for generating a clock in the unit of words.例文帳に追加

音声再生装置１０は、トリガ信号ＴＧ_ｎの入来を監視するトリガ監視サイト１２と、音声信号を再生して出力する互いに同期が確保されていない複数の音声出力サイト２０_ｎと、ワード単位でクロックを生成するワードクロック生成器１４とを備える。 - 特許庁

The CLK'[1] is selected from a clock signal CLK[1] having a constant frequency or a clock signal generated via a one-shot pulse generating circuit 1PLS whenever output voltage in an output power supply node VO drops by a mode setting signal SMOD.例文帳に追加

このＣＬＫ’［１］は、一定の周波数を持つクロック信号ＣＬＫ［１］か、あるいは出力電源ノードＶＯにおける出力電圧が低下する毎にワンショットパルス生成回路１ＰＬＳを介して生成されるクロック信号かをモード設定信号ＳＭＯＤによって選択したものである。 - 特許庁

Variation in voltage corresponding to rising and trailing edges of a first operating voltage Vout supplied to a clock generating circuit is made to appear in either of first and second clock pulse signals CK and ICK sent from the control unit to the data carrier device.例文帳に追加

クロック発生回路に供給される第１の動作電圧Ｖｏｕｔの立ち上がりおよび立ち下がりエッジに応じた電圧の変化が、コントロール装置からデータキャリア装置に送る第１および第２のクロックパルス信号ＣＫ，ＩＣＫのいずれか一方に現れるようにする。 - 特許庁

In synchronism with this reception interrupt, the remaining capacity of a reproducing buffer is checked to control the frequency of a reproduction clock generated by a clock generating circuit 15 according to whether the remaining capacity increases or decreases, and the audio data buffered in the receiving buffer are transferred to the reproducing buffer.例文帳に追加

この受信割り込みに同期して、再生バッファの残量をチェックし、この残量の増加・減少に応じてクロック発生回路１５が発生する再生クロックの周波数を制御するとともに、受信バッファにバッファしているオーディオデータを再生バッファに転送する。 - 特許庁

One electrode of pumping capacitors Ca1 to Ca4 is, respectively connected to each joints of the V1 to V4 of the P-type MOS transistors 15_-1 to 15_-5, and the other electrode is alternately given clock signals Φ1, Φ2 having a mutual phase difference of 180 degrees from a clock signal generating circuit 15a.例文帳に追加

ポンピングキャパシタＣａ１〜Ｃａ４の一方の電極は、Ｐ型ＭＯＳトランジスタ１５_-1〜１５_-5の各節点Ｖ１〜Ｖ４にそれぞれ接続され、他方の電極には、クロック信号発生回路１５ａから互いに１８０度の位相差をもつクロック信号Φ１，Φ２が交互に与えられる。 - 特許庁

The radiation noise generated in a specific frequency band of a conventional reference clock can be reduced by imparting a fluctuation to a clock being inputted to a PWM-IC (pulse width modulation-integrated circuit) and an image can be formed without generating a positional shift due to fluctuation of frequency in the image.例文帳に追加

ＰＷＭ−ＩＣに入力するクロックに揺らぎを持たせることにより、従来基準クロックの特定周波数帯で発生した放射ノイズを低減でき、しかも画像にはその周波数の揺らぎによる画像の位置ズレを発生させることなく画像形成ができる。 - 特許庁

The semiconductor device 200 consists of an SDR (single data rate) data generation part for generating SDR data from received DDR (double data rate) data and a clock, a delayer 220 for giving a variable quantity of delay to the DDR data or the clock, and a delay adjustment part 260 for controlling the delay quantity of the delayer.例文帳に追加

受信したＤＤＲデータとクロックとからＳＤＲデータを生成するＳＤＲデータ生成部と、ＤＤＲデータまたはクロックに可変量の遅延を与えるディレイヤ２２０と、ディレイヤの遅延量を制御するディレイ調整部２６０とからなる半導体装置２００により達成できる。 - 特許庁

This device is provided with a time clock generator 1C for generating a time clock with a period shorter than the search time of a radar device 10, and the next predicting position and a correlation gate are updated to the newest position all the time, independent of the search time of the radar device 10.例文帳に追加

レーダ装置１０の捜索時間より短い周期で時刻クロックを発生する時刻クロック発生器１Ｃを備えて、次回予測位置及び相関ゲートをレーダ装置１０の捜索時間とは、独立に常に最新の位置に更新するように構成したものである。 - 特許庁

Frequencies of at least two video clock signals or more can be variable in video clock generating sections 120, 220, 320 and 420 having PLLs 110, 210, 310 and 410 and output frequencies of voltage controlled oscillators or current controlled oscillators in all the PLLs are selected to be different by 1% or over from each other.例文帳に追加

ＰＬＬ１１０，２１０，３１０，４１０を有するビデオクロック発生部１２０，２２０，３２０，４２０において、少なくとも２つ以上のビデオクロック信号の周波数を可変可能とし、全てのＰＬＬ内の電圧制御発振器又は電流制御発振器の出力周波数を互いに１％以上異なる値に設定する。 - 特許庁

To provide a technology which eliminates the need for altering the value of a set register in a display control section even if a reference clock for image display such as a dot clock is altered in a semiconductor integrated circuit device having a display control section generating a sync signal for image display.例文帳に追加

画像表示用同期信号を生成する表示制御部を有する半導体集積回路装置において、ドットクロック等の画像表示用基準クロックが変更になっても、表示制御部の設定レジスタの値を変更する必要がなくなる技術を提供する。 - 特許庁

The ring oscillator includes a plurality of buffer means, each of which has a cross-coupled structure, for generating clock signals using a bias voltage having a predetermined voltage level applied thereto, wherein the clock signals have a swing width corresponding to the bias voltage.例文帳に追加

本発明のリング発振器は、各々クロスカップル構造を有し、予め定められた電圧レベルのバイアス電圧が印加されて複数のクロック信号を生成するための複数のバッファ手段を備え、前記複数のクロック信号が、前記バイアス電圧に対応するスイング幅を有する。 - 特許庁

By changing the delay amount of the operation clock of the digitizer 16 each rising or falling of the operation clock, when the digitizer 16 reads nominal timing signals output by a nominal timing signal generating section 10, quick calibration is conducted.例文帳に追加

基準タイミング信号生成部１０より出力される基準タイミング信号をデジタイザ１６によって読み込む際に、デジタイザ１６の動作クロックの遅延量を、動作クロックの立ち上がりまたは立ち下がりごとに変化させることによって、迅速なキャリブレーション動作を可能としている。 - 特許庁