「clock generating」に関連した英語例文の一覧と使い方(35ページ目) - Weblio英語例文検索

To provide a signal generating circuit for selecting just one of many output terminals sequentially and generating a signal (for example, making only one of many output terminals "0" and all the others "1", and sequentially changing an output terminal to be "0" according to an input clock) with a simpler circuit structure.例文帳に追加

多数の出力端子の１つだけを順次選択して信号を発生させる（例えば多数の出力端子の内１つだけを“０”、他は全て“１”にして、入力クロックに従って“０”となる出力端子が順次変ってゆく）ような信号発生回路をより簡単な回路構成で提供すること。 - 特許庁

The semiconductor device has a comparator 4 comparing the output of the data input latch and the output of the data output latch with each other, a read/write control counter 5 generating read write mode switching signals by dividing a clock frequency, a means 14 reversing the data of the data input latch, and a means 8 making a refresh address counter serve also as the address generating counter of the test circuit.例文帳に追加

データ入力ラッチの出力とデータ出力ラッチの出力を比較するコンパレータ４と、クロックを分周してリードライトモード切替信号を発生させるリード／ライトコントロールカウンタ５と、データ入力ラッチのデータを反転する手段１４と、リフレッシュアドレスカウンタをテスト回路のアドレス発生と兼用する手段８とを持つ。 - 特許庁

The logical circuit including one or more logical blocks and rewritable blocks, has a detection means for detecting the logical blocks generating delay failure in a first clock, and a logical block configuration means that is configured in the rewritable blocks capable of operation in a second clock having more delay than the first clock.例文帳に追加

１以上の論理ブロックと書き換え可能ブロックとを含む論理回路において、第１のクロックにおいて遅延故障が発生した論理ブロックを検出する検出手段と、少なくとも遅延故障が発生した論理ブロックと等価な論理ブロックが並列に２以上配置された論理ブロックを第１のクロックより遅い第２のクロックにおいて動作可能な書き換え可能ブロックの中に構成する論理ブロック構成手段とを有することを特徴とする。 - 特許庁

The light emitting diode drive device is provided, which is characterized by including a power supply unit to supply a drive power to at least one light emitting diode by switching an input power supply, a switching control unit to control switching of the power supply unit in accordance with a clock signal that is provided, and a clock signal generating unit to provide the clock signal having a frequency variable range set in advance to the switching control unit.例文帳に追加

入力電源をスイッチングして少なくとも１つの発光ダイオードに駆動電源を供給する電源供給部と、提供されるクロック信号に応じて前記電源供給部のスイッチングを制御するスイッチング制御部と、前記スイッチング制御部に、予め設定された周波数可変範囲を有する前記クロック信号を提供するクロック信号発生部と、を含むことを特徴とする発光ダイオード駆動装置を提供する。 - 特許庁

Thus, the random number generation means is constituted of a clock generation circuit 17 for generating a plurality of clocks by one oscillation source, a selector 18 for inputting the plurality of clocks and selectively outputting one of the plurality of clocks by optional numerical value data supplied from the outside and a random number counter 15 for counting the selectively outputted clock.例文帳に追加

このため、乱数生成手段は、１個の発振源により複数のクロックを生成するクロック生成回路１７と、複数のクロックを入力とし、外部から与えられる任意の数値データにより複数のクロックのうちいずれか１個を選択出力するセレクタ１８と、選択出力されたクロックをカウントする乱数カウンタ１５で構成される。 - 特許庁

By adding a pulse generating circuit that generates a single clock using a reversed signal after charging the capacitor as a trigger signal, and furthermore, by inserting a counter circuit that counts a clock signal between a comparator and a latch circuit, a long period of time can be created with signals of the short frequency counted so that the miniaturization of the capacitor is made possible.例文帳に追加

コンデンサに充電した後の反転信号をトリガー信号として1クロックを発生するパルス発生回路を付加し、さらにそのクロック信号をカウントするカウンタ回路をコンパレータとラッチ回路の間に挿入することにより、短い周期の信号をカウントすることで長い時間を作り出すことができ、コンデンサの小型化が可能になった。 - 特許庁

A delay clock signal select section 5 selects one delay signal depending on the select signal and delivers that signal to the outside, and an image forward end signal generating section 6 delivers a signal synchronized with a signal outputted from the delay clock signal select section 5 to the outside based on a signal generation control signal being inputted externally.例文帳に追加

遅延クロック信号セレクト部５はセレクト信号に応じて、遅延信号の内、一の信号を選択して該信号を外部に出力し、画像先端信号生成部６は、外部から入力される信号生成制御信号に基づいて遅延クロック信号セレクト部５の出力した信号に同期した信号を外部に出力する。 - 特許庁

A display control section 2 generating a sync signal for image display (horizontal sync signal 26, vertical sync signal 27) based on an input dot clock 22 received externally has a means for regulating the period of the sync signal for image display by using a system clock 21 which is utilized in a semiconductor integrated circuit device.例文帳に追加

外部から入力された入力ドットクロック２２に基づいて画像表示用同期信号（水平同期信号２６、垂直同期信号２７）を生成する表示制御部２を有し、その表示制御部２は、半導体集積回路装置で利用されるシステムクロック２１を用いて前記画像表示用同期信号の周期を調整する手段を有する。 - 特許庁

The camera system (3) includes a control part (7), and a video encoder part (6) for generating a video color subcarrier signal on the basis of control from the control part, wherein the control part counts a system clock (14) by period of a prescribed reference pulse, calculates a deviation of a count value of the system clock, and corrects a video color subcarrier signal of the video encoder on the basis of the calculated deviation.例文帳に追加

カメラシステム（３）は、制御部（７）と、前記制御部からの制御に基づいてビデオカラーサブキャリア信号を生成するビデオエンコーダ部（６）と、を有し、前記制御部は、所定の基準パルスの周期毎システムクロック（１４）をカウントし、システムクロックのカウント値の偏差を算出し、算出した偏差に基づいて前記ビデオエンコーダ部のビデオカラーサブキャリア信号を補正する。 - 特許庁

Especially, an output drive signal CLKO having double the frequency of the internal clock signal, also, input/output of data is performed in a DDR mode and at double the speed of an external clock signal by generating a data strobe signal DQS being double the speed of an external data strobe signal.例文帳に追加

特に、出力ドライブ信号ＣＬＫＯは、内部クロック信号の２倍の周波数を有しており、またデータストローブ信号ＤＱＳを、外部からのデータストローブ信号の２倍の信号を生成することにより、外部クロック信号に対し２倍の速度でＤＤＲモードでデータの入出力を行なう半導体記憶装置を実現することができる。 - 特許庁

This storage device has a CPU 110 for executing control on read/write of data to a magnetic disk 21, a PLL circuit 11 for generating a clock signal of a plurality of frequencies, and an OR circuit 104 for selecting a frequency of a clock signal to be supplied to the CPU 110 from the plurality of frequencies according to a control object of the CPU 110.例文帳に追加

磁気ディスク２１へのデータのリード／ライトに関する制御を行うＣＰＵ１１０と、複数の周波数のクロック信号を生成するＰＬＬ回路１１と、ＣＰＵ１１０の制御対象に応じて、該ＣＰＵ１１０へ供給すべきクロック信号の周波数を、複数の周波数の中から選択するオア回路１０４とを備えている。 - 特許庁

The AC components are synchronized by supplying a reference clock signal generated by means of a reference clock signal generating means to a plurality of power sources which respectively generate electric power containing different AC components, and supply the generated power to developers having the same function as signals for setting the frequencies and duty ratios of the AC components.例文帳に追加

各々交流成分を有する電力を生成して同一機能を有する現像器に供給する複数の電源に対して、基準クロック信号生成手段で生成した基準クロック信号を上記交流成分の周波数及びデューティを設定するための信号として各電源に供給することによって上記交流成分の同期をとる。 - 特許庁

The phase controller (103) includes another data sampling circuit (106) for generating a phase control signal A different from the phase control signal, supplying the phase control signal A to another phase interpolator, receiving the polyphase clock and sampling input data on the basis of a clock signal interpolated in accordance with the phase control signal A, wherein it is desirable to variably set a threshold level for sampling data.例文帳に追加

この位相制御器(103)は、位相制御信号とは別の位相制御信号Ａを生成して別の位相補間器(105)に供給し、多相クロックを受け位相制御信号Ａに対応して補間したクロック信号に基づき入力データをサンプルする別のデータサンプリング回路(106)を備え、好ましくは、データをサンプルするための閾値レベルが可変に設定される。 - 特許庁

In this Braille-character display clock 100, a clock body 120 is provided with a switch 106 directing display of a time, a time counting counter 152 generating time data representing a present time, and a Braille-character display means 180 displaying the present time shown by the time data in Braille- characters according to the direction from the switch 106 when the switch 106 is operated.例文帳に追加

点字表示時計１００は、時刻の表示の指示を行うスイッチ１０６と、現時刻を示す時刻データを生成する計時カウンタ１５２と、スイッチ１０６が操作された場合に、スイッチ１０６からの指示に基づき、時刻データが示す現時刻を点字で表示する点字表示手段１８０とを、時計本体１２０に有する。 - 特許庁

In a semiconductor circuit system 100, a oscillation capacitor 140a is connected to a oscillation terminal 124a of a semiconductor circuit 10a in semiconductor circuits 10a, 10b, and 10c, and a clock generated by a clock generating circuit unit 12a is input to oscillation terminals 124b and 124c of the semiconductor circuits 10b and 10c.例文帳に追加

半導体回路システム１００は、半導体回路１０ａ，１０ｂ，１０ｃの中の半導体回路１０ａの発振用端子１２４ａに発振用コンデンサ１４０ａを接続し、半導体回路１０ｂ，１０ｃの発振用端子１２４ｂ，１２４ｃに半導体回路１０ａのクロック生成回路部１２ａによって生成されたクロックを入力する。 - 特許庁

This electric power measuring device for taking voltage data and current data converted by an A/D converter into the microcomputer, and for executing operation processing of measured power is characterized by installing a clock generation circuit for generating a serial clock following a data conversion start signal supplied from the microcomputer, and for outputting it to the A/D converter.例文帳に追加

Ａ／Ｄ変換器で変換された電圧データと電流データをマイクロコンピュータに取り込み、測定電力を演算処理する電力測定装置において、前記マイクロコンピュータから供給されるデータ変換開始信号に従ってシリアルクロックを生成し、前記Ａ／Ｄ変換器に出力するクロック生成回路を設けたことを特徴とするもの。 - 特許庁

Two values of a digital signal S20 outputted from a digital signal generating circuit 20 are switched at a comparatively fast clock cycle such as a clock cycle of, e.g. A-D conversion and a subtractor circuit 33 detects a difference S33 of residue signals S16 after digital conversion outputted from an A-D conversion circuit 16 corresponding to the two values, respectively.例文帳に追加

ディジタル信号発生回路２０において、例えばＡ／Ｄ変換のクロックサイクル毎といった比較的速いサイクルでディジタル信号Ｓ２０の２つの値が切り替えられ、この２つの値にそれぞれ対応してＡ／Ｄ変換回路１６から出力されるディジタル変換後の残差信号Ｓ１６の差分Ｓ３３が、減算回路３３において検出される。 - 特許庁

This data transfer controller 30 includes: a serial data processing part 32 transferring serial data via a serial bus; a parallel data processing part 34 performing a data transfer process for parallel data into which the serial data are converted; a transfer mode detection part 36 detecting a data transfer mode of the serial bus; and a clock generation part 38 generating an operation clock supplied to each part.例文帳に追加

データ転送制御装置３０は、シリアルバスを介してシリアルデータを転送するシリアルデータ処理部３２と、シリアルデータを変換したパラレルデータのデータ転送処理を行うパラレルデータ処理部３４と、シリアルバスのデータ転送モードを検出する転送モード検出部３６と、各部に供給される動作クロックを生成するクロック生成部３８とを含む。 - 特許庁

The band of a band-pass filter for a wobble detecting circuit is controlled matching variation in the frequency of the wobble signal detected by the constant-speed rotation of an optical disk according to a control voltage which controls the oscillation frequency of a VCO and then a clock generating circuit generates a clock of frequency following the wobble signal.例文帳に追加

ＶＣＯの発振周波数を制御する制御電圧に応じてウォブル信号検出回路のバンドパスフィルタの帯域を光ディスクの定速回転で検出されるウォブル信号の周波数の変化に適合するように制御することで、クロック発生回路においてウォブル信号に追従する周波数のクロックを発生させるものである。 - 特許庁

When a second random number updating method is selected among first and second random number updating methods in a random number circuit 103 built in a game controlling micro-processor together with a CPU, a selector 128 selects a random number generating clock signal S1 outputted from a clock signal output circuit 124 and outputs the signal to a counter 121.例文帳に追加

ＣＰＵとともに遊技制御用マイクロプロセッサに内蔵された乱数回路１０３において、第１及び第２の乱数更新方式のうちから第２の乱数更新方式が選択された場合、セレクタ１２８は、クロック信号出力回路１２４から出力された乱数発生用クロック信号Ｓ１を選択してカウンタ１２１に出力する。 - 特許庁

The harmonic analyzer converts measured analog signals into digital form, performs harmonic analysis, and is provided with a sampling clock generator 9 constituted of a digital circuit for generating a sampling clock which has a frequency N-times higher than a zero-cross signal on the basis of a zero-cross signal of the measured analog signals and which is used for the conversion of the measured analog signals into digital form.例文帳に追加

測定アナログ信号をディジタル化して高調波の解析を行う高調波解析装置であって、ディジタル回路で構成され、測定アナログ信号のゼロクロス信号に基づき、ゼロクロス信号のＮ倍の周波数を有し測定アナログ信号のディジタル化に用いるサンプリングクロックを生成するサンプリングクロック発生器を設けたことを特徴とするもの。 - 特許庁

An alarm device 1 is composed of an alarm clock 5 that has an ON/OFF switch for generating an alarm sound at preset time and is connected to a commercial power supply and a lighting device 2 that is connected to the ON/OFF switch of the alarm clock 5 and lights up at preset time or at time earlier than it.例文帳に追加

あらかじめ設定された時間に目覚まし音を出すことができるＯＮ・ＯＦＦスイッチが設けられた商用電源に接続された目覚まし時計と、目覚まし時計のＯＮ・ＯＦＦスイッチに接続された、あらかじめ設定された時間あるいはその時間よりも早い時間に点灯する照明装置とで目覚まし装置を構成している。 - 特許庁

This display device has one or more inverter circuits for adjusting a delay time between an external clock signal input parts T1, T2 for inputting external clock signals CKH1, CKH2, and a sampling signal generating circuit (shift register) on a substrate 10, and selects only a necessary inverter circuit from them, and connects it to delay a sampling timing of a video signal.例文帳に追加

基板１０上に、外部からのクロック信号ＣＫＨ１，ＣＫＨ２を入力する外部クロック入力部Ｔ１，Ｔ２と、サンプリング信号作成回路（シフトレジスタ）との間に、遅延時間を調整する１以上のインバータ回路を有し、このうち必要なインバータ回路のみを選択し接続して、映像信号のサンプリングタイミングを遅延させる。 - 特許庁

Flag signals FLG are set, corresponding to the amount of the sample data accumulated in the RAM 1, and the frequency of system clock signals SCK, generated by a clock- generating circuit 30, is controlled in accordance with the flag signal FLG, so that the speed of decoding operation can be set nearly equal to the input speed of the bit steam BSM.例文帳に追加

ＲＡＭ１のサンプルデータの蓄積量に応じてフラグ信号ＦＬＧを設定し、当該フラグ信号ＦＬＧに従ってクロック発生回路３０によって生成されるシステムクロック信号ＳＣＫの周波数を制御することによって、デコード処理の速度をビットストリームＢＳＭの入力速度とほぼ一致するように制御できる。 - 特許庁

The latency control signal generating circuit 45 responds to a second clock leading by a prescribed phase difference for the system clock, samples the delayed information signal during a first logic state section, delays a sampled signal, and generates a latency control signal deciding the generation point of output data.例文帳に追加

レイテンシ制御信号発生回路４５は、前記システムクロックに対して所定の位相差だけ先んじる第２クロックに応答し、前記遅延された読出し情報信号を前記第２クロックの第１論理状態区間中にサンプリングし、サンプリングされた信号を遅延させて出力データの発生時点を決定するレイテンシ制御信号を生じる。 - 特許庁

In an engine ECU generating a multiply clock of which cycle is "1/multiplied number" of cycle of the crank signal from the crank signal of pulse line of each predetermined angle interval corresponding to rotation of a crankshaft and counting up the crank counter indicating rotation angles of the crankshaft by the multiply clock, the crank counter consists of a high order counter 11a and a low order counter 11b.例文帳に追加

クランク軸の回転に対応した所定角度間隔毎のパルス列のクランク信号から、周期が該クランク信号の周期の「１／逓倍数」である逓倍クロックを生成し、該逓倍クロックにより、クランク軸の回転角度を表すクランクカウンタをカウントアップさせるエンジンＥＣＵにおいて、クランクカウンタは、上位カウンタ１１ａと下位カウンタ１１ｂからなっている。 - 特許庁

A data transition detection circuit 4 detects the data transition of an input data signal IDA; and a synchronizing clock generation circuit 3 generates a pulse synchronizing with the data transition from a clock, and generating a synchronizing pulse delayed by prescribed time to output a latch data signal obtained by latching the input data signal IDA by the delayed synchronizing pulse.例文帳に追加

データ遷移検知回路４によって入力データ信号ＩＤＡのデータ遷移を検出し、同期クロック生成回路３によって、クロックからこのデータ遷移に同期するパルスを生成して所定時間遅延した同期パルスを生成し、この遅延した同期パルスで入力データ信号ＩＤＡをラッチしたラッチデータ信号を出力する。 - 特許庁

A control circuit 3 for generating a phase control signal for variable phase control to a phase interpolator 4 for inputting an input clock signal and changing the phase of an output clock signal according to the phase control signal comprises a count operation control circuit 31 for outputting a count operation control signal for controlling the stop of a count operation.例文帳に追加

入力クロック信号を入力し、位相の可変制御する位相制御信号に応じて出力クロック信号の位相を可変させる位相補間器４に対して位相制御信号を生成する制御回路３に、カウント動作の停止を制御するカウント動作制御信号を出力するカウント動作制御回路３１を備える。 - 特許庁

The digital processing circuits 106a-106d are identical circuits operating synchronously with a clock signal inputted from the clock generating section 101 to the processing section 104, and control motors 100a-100d through drivers 110a-110d by receiving rotation of the motors 100a-100d through respective rotation detectors 108a-108d.例文帳に追加

デジタル処理回路１０６ａ〜１０６ｄは、それぞれ同一の回路であり、クロック発生部１０１から処理部１０４に対して入力されたクロック信号に同期して動作し、それぞれ回転検出器１０８ａ〜１０８ｄを介してモータ１００ａ〜１００ｄの回転を受け入れ、ドライバ１１０ａ〜１１０ｄを介してモータ１００ａ〜１００ｄを制御する。 - 特許庁

To solve the problem that the amount of hardware is enlarged by requiring a PLL circuit for generating a clock synchronized with a broadcasting station for both a transmitting apparatus and a receiving apparatus when a clock (27MHz) synchronized with the broadcasting station is required at a receiving side in the case of using a transmission line of IEEE1394 or the like for data transfer of an MPEG transport stream.例文帳に追加

ＩＥＥＥ１３９４等の伝送路を用いて、ＭＰＥＧトランスポートストリームをデータ転送する場合、受信側が放送局と同期のとれたクロック（２７ＭＨｚ）が必要な場合、送信装置、受信装置の両方に放送局と同期のとれたクロックを生成するためのＰＬＬ回路が必要となり、ハードウェア量が大きくなる。 - 特許庁

This exposure device is provided with a control section 30 for controlling a polygon driver 19 in such a manner that the frequencies of pixel clocks of the respective colors generated in reference clock generating circuits 27R, 27G and 27B are made smaller and the rotating speed of a polygon mirror 18 is made higher.例文帳に追加

基準クロック発生回路２７Ｒ・２７Ｇ・２７Ｂにて発生する各色のピクセルクロックの周波数を小さくしたり、ポリゴンミラー１８の回転速度が速くなるようにポリゴンドライバ１９を制御する制御部３０を設ける。 - 特許庁

In the optical tomography measurement that uses a periodically-swept light L, the light L emitted from a light source unit 30 is branched by an optical branching means 20 and is made incident to an interferometer 20 and a period clock generating means 80.例文帳に追加

周期的に掃引した光Ｌを用いた光トモグラフィー計測において、光源ユニット３０から射出された光Ｌが光分岐手段２により分岐され、干渉計２０と周期クロック生成手段８０とに入射される。 - 特許庁

To provide a spread spectrum clock generating circuit that can easily be designed, facilitate changing a modulation protocol, and efficiently carry out frequency modulation constantly at all times independently of a process, a temperature, and variations in a power supply voltage.例文帳に追加

設計が容易、かつ変調プロファイルの変更も簡単であり、しかもプロセス、温度、電源電圧の変動に関わらず、常に一定の周波数変調を効率的に行うことができるスペクトラム拡散クロック生成回路を提供する。 - 特許庁

A control section 20 conducts necessary settings for a strategy generating section 21 and a laser driving section 22 based on the signals which indicate the condition of reproducing and recording besides the multivalue information and clock signals which indicate the cell frequency synchronized to the multivalue information.例文帳に追加

コントロール部２０は、多値情報の他に再生と記録の状態を示す信号や多値情報に同期したセル周波数を示すクロック信号に基づいてストラテジ発生部２１やレーザ駆動部２２に必要な設定を行う。 - 特許庁

When 'partial saving' is set by the user, data '1001' are written in a register 10, and a power is supplied to a clock generating circuit 1 and a mixer 8, and any power is not supplied to the other circuits.例文帳に追加

ここで、ユーザによって「部分的に節約」が設定された場合は、レジスタ１０にデータ”１００１”が書き込まれ、これにより、クロック発生回路１およびミキサ８へ電源が供給され、他の回路へは電源が供給されない。 - 特許庁

An output of a laser light source 100 is given to a Mach-Zehnder optical modulator 101 for generating optical pulses, the modulator 101 is driven by sine wave clock signals whose phases are shifted each other by 90-degrees to produce an optical pulse train subjected to single side band modulation.例文帳に追加

レーザ光源１０１のクロック信号を光パルス生成用のマッハツェンダ光変調器１０１を、互いに９０度位相のずれた正弦波のクロック信号で駆動し、片側サイドバンド変調された光パルス列を生成する。 - 特許庁

When setting an intermittent operation mode, supply of an operating power source V4 from a power source IC4 to the microcomputer 1 when requiring no operation, is completely cut off under the control of an intermittent operation clock generating part 2 and a switching circuit 3.例文帳に追加

間欠動作モード設定時において、動作不要時におけるマイコン１への電源ＩＣ４からの動作電源Ｖ４の供給は間欠動作用クロック生成部２及び切換回路３の制御下で完全に遮断される。 - 特許庁

An HW (Hardware) emulator part 106 operates the asynchronous circuit constructed on an FPGA (Field Programmable Gate Array) by a plurality of clock signals based on the circuit data while generating a signal in time of the metastable from the pseudo metastable generation circuit 300.例文帳に追加

ＨＷエミュレータ部１０６が、当該回路データに基づいてＦＰＧＡ上に構築された非同期回路を疑似メタステーブル発生回路３００からメタステーブル時の信号を発生させつつ複数のクロック信号により動作させる。 - 特許庁

The block 91 is capable of generating the PLL clock corresponding to the rotational speed of a disk based on a signal inputted from the generator 83 even in a state where the rotational speed of the disk does not reach a regulated speed.例文帳に追加

PLLブロック９１は、１／Ｍカウンタリファレンスジェネレータ８３より入力される信号に基づいて、ディスクの回転速度が規定速度に達していない状態でも、ディスクの回転速度に応じたPLLクロックを生成することができる。 - 特許庁

If the received impulse signal is a preamble signal, it is integrated by a second integrator 103, and a reset signal is outputted to a clock generating circuit 105 at such timing as the integrated value exceeds a preset threshold value.例文帳に追加

受信しているインパルス信号がプリアンブル信号である場合に、プリアンブル信号を第２の積分器１０３で積分し、積分した値が予め定められた閾値を越えたタイミングでクロック生成回路１０５にリセット信号を出力する。 - 特許庁

A trigger signal is transmitted at a low frequency from an ID receiver, a high-frequency signal of a high frequency for transmitting ID data is generated inside an ID tag, and shared with a clock frequency of an ID code generating circuit.例文帳に追加

ＩＤ受信機から、低い周波数でトリガ信号を送信して、ＩＤタグ内部でＩＤデータを送信する高い周波数の高周波信号を生成すると共に、ＩＤコード生成回路のクロック周波数と共用する。 - 特許庁

The encoder 10 outputs a start signal to a reception section 21 of a depression type time setting section 20 through the first time depression of the operation section 11 and a counter section 23 starts counting clocks supplied from a clock generating section 22.例文帳に追加

この操作部１１の１回目の押圧により、エンコーダ１０からは押圧式時間設定部２０の受信部２１に対して開始信号が出力され、カウンタ部２３がクロック発生部２２から供給されたクロックのカウントを開始する。 - 特許庁

A CLK signal generating section 30 generates and distributes a clock signal supplied to the switch, a changeover control section 50 manages a redundant operation of packet switch section 40, 41 and exclusively select a 0 system or a 1 system.例文帳に追加

ＣＬＫ信号発生部３０は装置内に供給するクロック信号を発生分配すし、切替制御部５０はパケット交換処理部４０，４１の冗長動作を管理し排他的に０系または１系のどちらかを選択する。 - 特許庁

The alarm clock device (10) comprises an illumination control part (40), having a time setting part (51) for setting the rising scheduled time (Ta), an alarm part (30) for generating the alarm sound at the rising scheduled time (Ta), an illumination part (20), and first and second parts (41, 42).例文帳に追加

目覚まし装置（10）は、起床予定時刻（Ta）を設定する時刻設定部（51）、起床予定時刻（Ta）にアラーム音を発生するアラーム部（30）、照明部（20）、及び第１及び第２制御部（41,42）を有した照明制御部（40）を備えている。 - 特許庁

Corresponding to a random number generated by a random number generating circuit 17, a selector 20 selects any one of delay clocks 0-3 and outputs an output clock, with which the timing of rising and falling is changed at random, from an output terminal 20f.例文帳に追加

セレクタ２０は、乱数発生回路１７が発生する乱数に応じて、遅延クロック０〜３の何れかを選択して、出力端子２０ｆから立ち上がり及び立ち下がりのタイミングがランダムに変化する出力クロックを出力する。 - 特許庁