「clock generating」に関連した英語例文の一覧と使い方(36ページ目) - Weblio英語例文検索

To provide a method for making brightness on a tubular surface uniform without generating an S shape distortion by performing lineality correction of a reverse S shape distortion caused by using excessive S shape correction through the use of a signal system by clock modulation.例文帳に追加

過度のS字補正を用いることによって生じた逆のS字歪みを、クロック変調による信号系でリニアリティー補正することにより、S字歪みを生じずに、管面の明るさを均一化する方法を提供するものである。 - 特許庁

In the clock generating apparatus, the plurality of characteristics set in the voltage controlled oscillator 16 are sequentially selected and a test voltage is provided by a voltage controller 18, thereby various oscillation characteristics being identified.例文帳に追加

このクロック生成装置では、電圧制御発振器１６に設定されている複数の発振特性が順次選択されて、電圧制御器１８により試験電圧が与えられることで各発振特性について同定される。 - 特許庁

To provide a melody generating device which does not generate unclear or non-reproduced sound even when a speaker and an outer case are changed after having defined sound data but can play a melody in the optimum interval and to provide a time-signal clock using the same.例文帳に追加

一度音響データを決めてしまった後で、スピーカや外装を変えた場合でも、音の濁りや不再生音が発生せず、最適な音程でメロディの演奏が可能なメロディ発生装置およびそれを用いた報時時計を提供する。 - 特許庁

The data recording/reproducing system is provided with a computer 13 for generating the periodic light by modulating light by a drive signal wherein a signal synchronized with the frequency of the reproduction clock is superimposed, a DSP (digital signal processor) 49, and an LD driver 17.例文帳に追加

光を再生クロックの周波数に同期した信号が重畳された駆動信号により変調して周期光を生成するコンピュータ１３、ＤＳＰ（デジタルシグナルプロセッサ）４９、およびＬＤドライバ１７を備えている。 - 特許庁

A clock generating circuit 4 generates clocks CK1 having a frequency in which the number of pixels of the horizontal direction of a fixed pixel display device 11 and the number of scanning lines of an input video image signal and the frame frequency of the video image signal are multiplied.例文帳に追加

クロック発生回路４は、固定画素表示装置１１の水平方向の画素数と、入力映像信号の走査線数と、入力映像信号のフレーム周波数とを乗算した周波数のクロックＣＫ１を発生する。 - 特許庁

The hardware verification is executed by supplying a clock for operation from a signal generating device 2, and measuring a signal waveform by a signal observing device 3, and operating the supply of input data and the fetch of output data by a data input/output device 4.例文帳に追加

ハードウェア検証は、信号発生装置２から動作用のクロックを供給し、信号観測装置３で信号波形を観測し、データ入出力装置４で入力データの供給及び出力データの取り込みをおこなう。 - 特許庁

A data processing system has the processor 46 for generating a control signal for controlling additional circuits such as a clock generator 4 and a voltage controller 6, and operates to support a desired control level of the processor.例文帳に追加

クロック発生器４や電圧制御器６のような追加の回路を制御するための制御信号を発生するプロセッサ４６を有し、プロセッサの所望の制御レベルを維持するように動作するデータ処理システムが有している。 - 特許庁

The read clock generator circuit has no need of generating reference signals in own circuit but can feed the fed reference signal added with a timing error, when reading signals, to the controlled oscillator.例文帳に追加

リードクロックを生成する信号生成回路においては、基準信号を自己回路内で生成する必要がなく、供給された基準信号に信号を読み出すときのタイミング誤差を付加して制御発振器に供給することができる。 - 特許庁

A latch signal generating circuit 32 generates a latch signal ALATZ in synchronization with late timing of activation timing of a delayed chip enable signal into which the chip enable signal/CE is delayed and transition timing of a clock signal CLK.例文帳に追加

ラッチ信号生成回路３２は、チップイネーブル信号／ＣＥを遅延させた遅延チップイネーブル信号の活性化タイミングおよびクロック信号ＣＬＫの遷移タイミングのうち遅いタイミングに同期してラッチ信号ＡＬＡＴＺを生成する。 - 特許庁

At that time, an NT signal control circuit generating NT signal designating switching between shifting operation and capturing operation is provided within the semiconductor integrated circuit, so that the operation by the NT signal can be performed within one clock cycle.例文帳に追加

その際、シフト動作とキャプチャ動作の切り替えを指定するＮＴ信号を生成するＮＴ信号制御回路を半導体集積回路の内部に設け、ＮＴ信号による動作が１クロックサイクル内に収まるようにする。 - 特許庁

In a latch/predecoder section 3a, which is a row system address access circuit, a row address strobe signal/RAS is latched synchronously with a clock signal CLKi by an internal RAS generating circuit 13 and a row address strobe signal/RASi is outputted.例文帳に追加

ロウ系アドレスアクセス回路であるラッチ／プリデコーダ部３ａにおいて、ロウアドレスストローブ信号／ＲＡＳは、内部ＲＡＳ発生回路１３によりクロック信号ＣＬＫｉに同期してラッチされ、ロウアドレスストローブ信号／ＲＡＳｉを出力する。 - 特許庁

The synchronizer includes a controller (212) for controlling the first multiplexer to output data from selected ones of the flip-flops based on the third clock, thereby generating output data to be provided to the second system.例文帳に追加

同期装置は第３のクロックに基づいて第１のマルチプレクサを制御し、前記フリップフロップのうちの選択されたフリップフロップからデータを出力することにより、第２のシステムへ供給される出力データを生成する制御装置(212)を含む。 - 特許庁

To obtain a semiconductor integrated circuit in which a timing margin test of an incorporated memory can be performed using a simple program without using a complex circuit for generating a clock for timing margin in a semiconductor integrated circuit.例文帳に追加

半導体集積回路内にタイミングマージン用クロックを生成するための複雑な回路を用いることなく、簡単なプログラムを用いて搭載されているメモリのタイミングマージンテストを行うことができる半導体集積回路を得ること。 - 特許庁

In the negative voltage power generating circuit 3, a flying capacitor C12 is connected between the external connecting terminals P2, P11, and the clock CPCLK3 is applied to one terminal of the flying capacitor C12 through the external connecting terminal P2.例文帳に追加

負電源発生回路３においては、外部接続端子Ｐ２，Ｐ１１の間にフライングコンデンサＣ１２が接続され、外部接続端子Ｐ２を介して、フライングコンデンサＣ１２の一方の端子にクロックＣＰＣＬＫ３が印加される。 - 特許庁

The transmission clock frequencies for transmitting the driving signals to the first and second source driver groups 31, 32 from the first and second LCD driving signal generating units 42, 44 are 153.0 MHz and 148.5 MHz, respectively, which are different from each other.例文帳に追加

そして、第１及び第２のＬＣＤ駆動信号発生部４２，４４から第１及び第２のソースドライバ群３１，３２に駆動信号を伝送する伝送クロック周波数は、１５３．０ＭＨｚと１４８．５ＭＨｚと異なっている。 - 特許庁

To provide a scanner operable at high speed and a copying machine using the same in which a CCD sensor can be driven at high speed by a clock signal to be inputted to a circuit for generating a CCD driving signal, for example.例文帳に追加

ＣＣＤセンサを高速たとえば、ＣＣＤ駆動信号を生成する回路に入力するクロック信号を高速で駆動することができる高速動作可能なスキャナおよびそれを用いた複写機を提供することである。 - 特許庁

Clock pulses of a transmission side are counted and read successively for respective periods of frames transmitted on a transmission line 103 by a generating circuit 104 on the transmission side, and the count values are incorporated in the corresponding frames and transmitted to a reception side.例文帳に追加

送信側の生成回路１０４では、送信側クロックパルスを伝送路１０３を伝送されるフレームの１周期ごとに順次計数して読み取った計数値を対応するフレームに組み込んで受信側に伝送する。 - 特許庁

The synchronizing means 13 generates the update quantity of the reproduction position of reproduced information stored in a storage means 16 so as to synchronize with the reception time intervals of the clock signal and supplies it to a reproduction position generating means 14.例文帳に追加

同期手段１３は、前記クロック信号の受信時間間隔に同期するように、記憶手段１６に記憶されている再生情報の再生位置の更新量を生成し、再生位置生成手段１４に供給する。 - 特許庁

A correlative value calculating part 10 outputs a correlative data sequence SMi being the correlative value of a cosine wave data sequence Ci of a symbol frequency generated by a cosine wave generating part 9 on the basis of the asynchronous sampling clock CK and the data sequences Ei and Di.例文帳に追加

相関値算出部１０は、非同期サンプリングクロックＣＫをもとにコサイン波発生部９が生成したシンボル周波数のコサイン波データ系列Ｃiと、データ系列Ｅi，Ｄiとの相関値である相関データ系列ＳＭiを出力する。 - 特許庁

A clock recovery apparatus 1 for generating a recovered clock CK1 for data reception from received data D1 includes: an oscillator 21 which generates a first signal S1 having a predetermined frequency and synchronized with the received data; and an oscillator 22 which is connected in series to the oscillator 21 and generates a signal S1 having a predetermined frequency and synchronized with the signal S1 as the recovered clock CK1.例文帳に追加

クロック再生装置１は、受信データＤ１からデータ受信用の再生クロックＣＫ１を得るものであって、受信データＤ１のレベルが所定のレベルである場合に、受信データＤ１に同期した所定周波数の信号Ｓ１を出力する発振器２１と、発振器２１に直列に接続され、信号Ｓ１のレベルが所定のレベルである場合に、信号Ｓ１に同期した所定周波数の信号Ｓ１を再生クロックＣＫ１として出力する発振器２２とを備える。 - 特許庁

Outputs of phase decision input circuits 28_2 and 30_2 having input outputs of phase decision registers 18_1 and 18_2 in synchronism with an exchanging clock are input to first and second memory read-on generating circuits 34_1 and 34_2 as the source signal generating means for memory read enable signals of first and second memories 26_1 and 26_2.例文帳に追加

位相判定レジスタ１８＿１及び１８＿２の出力を、乗せ換えクロックに同期して取り込んだ位相判定取込回路２８＿２及び３０＿２の出力は、それぞれ、第１のメモリ２６＿１及び第２のメモリ２６＿２のメモリリードイネーブルの元信号生成手段である第１のメモリリードオン生成回路３４＿１及び第２のメモリリードオン生成回路３４＿２に入力される。 - 特許庁

To provide a frequency information generating circuit and a frequency information regenerating circuit which can shorten a recovery from the break of a CBR signal and the time of synchronism acquisition associated with the break of the CBR signal as to a frequency information generating circuit and a frequency information regenerating circuit for the transmission of a CBR signal asynchronous with the clock signal of an ATM network.例文帳に追加

ＡＴＭネットワークのクロック信号とは非同期なＣＢＲ信号を伝送する際の周波数情報生成回路及び周波数情報再生回路に関し、ＣＢＲ信号の断からの復帰やＣＢＲ信号の断に伴う同期引込み時間の短縮が可能な周波数情報生成回路及び周波数情報再生回路を提供する。 - 特許庁

This device is provided with a constant voltage generating circuit 34 stabilizing further an output potential of a constant voltage generating circuit 32 stabilizing an external power source potential Ext.Vcc, the output potential Vccs is made a current supply source of a charge pump circuit 60, also the charge pump circuit 60 comprises inverters 68, 70 setting amplitude of a clock by the output potential Vccs.例文帳に追加

外部電源電位Ｅｘｔ．Ｖｃｃを安定化する定電圧発生回路３２の出力電位をさらに安定化する定電圧発生回路３４を備え、その出力電位Ｖｃｃｓをチャージポンプ回路６０の電流供給源とし、かつチャージポンプ回路６０はクロックの振幅を出力電位Ｖｃｃｓによって設定するインバータ６８、７０を含む。 - 特許庁

A pair of pictures photographed by a stereoscopic camera 10 are processed by a stereo processing part 30 to calculate a distance of a city clock and obtain a correlation thereof every small area of the respective picture, and a stereo matching is performed to specify the corresponding small area and a displacement of the picture element (parallax) generating corresponding with a distance to an object is imaged as a distance data, thus generating a distance picture.例文帳に追加

ステレオカメラ１０で撮像した一対の画像に対し、ステレオ処理部３０で、各画像の小領域毎にシティブロック距離を計算して互いの相関を求めることで対応する小領域を特定するステレオマッチングを行い、対象物までの距離に応じて生じる画素のズレ（＝視差）を距離データとして画像化した距離画像を生成する。 - 特許庁

This clock-generating circuit is provided with an AD conversion circuit 101, a synchronizing separator circuit 102, a YC separator circuit 103, a gain control circuit 105, multiplying circuits 106, 107, a low-pass filter circuit 108, a low-pass filter circuit 109, burst period accumulating circuits 110, 111, a SINCOS generating circuit 112, a VCO circuit 113 and a ramp waveform circuit 114.例文帳に追加

ＡＤ変換回路１０１と、同期分離回路１０２と、ＹＣ分離回路１０３と、ゲイン調整回路１０５と、掛算回路１０６、１０７と、ローパスフィルター回路１０８と、ローパスフィルター回路１０９と、バースト期間累積回路１１０、１１１と、ＳＩＮＣＯＳ生成回路１１２と、ＶＣＯ回路１１３と、ランプ波形回路１１４を備えている。 - 特許庁

A false OB clamping circuit 3B is provided for clamping a false OB signal when a clamp pulse CP2 is supplied from a clamp pulse generating circuit 4B by applying a clock voltage or a DC level to an electrode adjacent to a charge voltage converter in the part of one horizontal period, and generating the false OB signal substantially equal to a black level (OB level).例文帳に追加

１水平期間の一部で電荷電圧変換部に隣接する電極にクロック電圧または直流レベルを印加させ、黒レベル（ＯＢレベル）と略等しいレベルの擬似ＯＢ信号を生成し、クランプパルス発生回路４ＢからクランプパルスＣＰ２が供給された場合に、擬似ＯＢ信号をクランプする擬似ＯＢクランプ回路３Ｂを設ける。 - 特許庁

A frequency calibration fixing device 20 comprises: a processing unit 24 for generating a frequency error value by comparing an oscillating frequency OSC with an accurate external clock signal ECLK, and generating a corresponding calibration signal CS based on the frequency error value; and a frequency adjustment unit 26 for generating a fixed voltage used to calibration-fix the oscillating frequency OSC to a prescribed frequency based on the calibration signal CS and the oscillating frequency OSC.例文帳に追加

周波数校正固定装置２０は、発振周波数ＯＳＣと正確な外部クロック信号ＥＣＬＫとを比較して周波数誤差値を生成し、周波数誤差値に基づき、対応する校正信号ＣＳを生成する処理ユニット２４と、校正信号ＣＳ及び発振周波数ＯＳＣに基づき、発振周波数ＯＳＣを所定の周波数に校正固定するのに使用される固定電圧を生成する周波数調整ユニット２６とを備える。 - 特許庁

An oscillation circuit has an oscillator 30 oscillating at an amplitude corresponding to an internal power supply voltage and generating an internal clock signal; switches 28, 29; an NMOS 13 for a tolerance input circuit; a first stage driver 15; and a coupling capacitor 27.例文帳に追加

発振回路は、内部電源電圧に対応した振幅で発振して内部クロック信号を発生する発振部３０と、スイッチ２８，２９と、トレラント入力回路用のＮＭＯＳ１３と、初段ドライバ１５と、カップリング容量２７とを有している。 - 特許庁

An empty flag generating/removing circuit 19 generates an empty flag EF when a read-out control clock controlled by the empty flag EF is inputted under the condition that the next read pointer RQC accords with the present write pointer WQA.例文帳に追加

また、空フラグ発生／解除回路１９は、次の読み出しポインタＲＱＣと現在の書き込みポインタＷＱＡが一致する状態で、空フラグＥＦにより制御された読み出し制御クロックが入力されると空フラグＥＦを生成する。 - 特許庁

To omit the operation for adjusting the capacity of a trimmer capacitor by operator's rotating operation in the manufacture and omit the trimmer capacitor which was needed as an accessory to a VCXO (voltage controlled crystal oscillator) as to a system clock generating device for IRD.例文帳に追加

従来のＩＲＤ用システムクロック発生装置30ではＶＣＸＯ11の付属品として必要とされていたトリマーコンデンサ32を省略し、かつ製造時に作業者の回転操作によるによるトリマーコンデンサ32の容量調整作業も省略する。 - 特許庁

An AND circuit 322 ANDs a pulse signal from a pulse generating circuit 320 and a clock signal from a PLL circuit 321 and provides an output of an AND signal, and a frequency divider circuit 323 receives the AND signal and generates frequency divider circuit output signals with different frequencies.例文帳に追加

パルス発生回路３２０のパルス信号、ＰＬＬ回路３２１のクロック信号の論理積を論理積回路３２２で作成した論理積信号を元に分周回路３２３で、周波数の異なる分周回路出力信号を作成する。 - 特許庁

When generating a clock signal CLK 2 for acquiring a random number kind, amplifiers 20 and 21 amplify thermal noise that is generated when current is caused to flow to a resistance 19 and outputs it as reference voltage VREF1 and VREF2 to comparators 22 and 23.例文帳に追加

乱数種を取り込むクロック信号ＣＬＫ２を生成する際、抵抗１９に電流が流れる際に発生する熱雑音を増幅器２０，２１によって増幅し、参照電圧ＶＲＥＦ１，ＶＲＥＦ２としてコンパレータ２２，２３に出力する。 - 特許庁

In the debugging system 1 including a pin-saving type debugging tool 50 and a target system 10, the integrated circuit device 20 with the CPU built in and an oscillator 30 for generating and outputting digital clock are mounted on a board 40 of the target system 10.例文帳に追加

省ピン型のデバッグツール５０と、ターゲットシステム１０を含むデバッグシステム１であって、前記ターゲットシステム１０の基板４０には、ＣＰＵ内蔵の集積回路装置２０と、デジタルクロックを生成して出力する発信器３０が実装さる。 - 特許庁

This system 10 includes a trackable time generating mechanism which generates a trackable time value and a master node having a master clock which synchronizes a master time value with the trackable time and distributes a master time value to slave blocks through the communication link 12.例文帳に追加

該システムは、追跡可能な時刻値を生成する追跡可能時刻発生機構、および、追跡可能時刻値にマスター時刻値を同期させ、通信リンクを経由してマスター時刻値をスレーブ・クロックに分配するマスター・クロックを有するマスター・ノードを含む。 - 特許庁

An L2CM interpolation epoch generating section 36 outputs an L2CM interpolation code epoch signal with a period shorter than that of the L2CM code epoch signal on the basis of the L2CM code epoch signal and the second code clock signal.例文帳に追加

Ｌ２ＣＭ補間エポック発生部３６は、前記Ｌ２ＣＭコードエポック信号及び第２コードクロック信号とに基づいて、前記Ｌ２ＣＭコードエポック信号の繰り返し周期よりも短い繰り返し周期を有するＬ２ＣＭ補間コードエポック信号を出力する。 - 特許庁

In the apparatus, in recording the stream data, a timer generating section 130 generates an SW timer time stamp on the basis of a system clock corrected using PCR received together with the stream data, and a buffer section 140 records the stream to a storage section 200 together with the time stamp.例文帳に追加

ストリームデータの記録時に、タイマ生成部１３０が、ストリームデータとともに受信したＰＣＲを用いて補正したシステムクロックに基づいて、ＳＷタイマタイムスタンプを生成し、これとともに上記ストリームを、バッファ部１４０が記憶部２００に記録する。 - 特許庁

In the case that a channel 0 is a channel for transmitting a master system, a value of the register 9 and a difference 0 of the channel 0 from the storage section 11 are summed and a difference between the sum and a PCR 0 from the storage section 5 is taken to control an operation of a system time clock generating section 19.例文帳に追加

チャンネル０がマスターストリームの場合は、レジスタ９の値と記憶部１１からのチャンネル０の差分値０を加算し、その加算値と記憶部５からのＰＣＲ０の差分をとり、システムタイムクロック発生部１９の動作を制御する。 - 特許庁

The signal generating unit 13 detects phase states of the distributed multiphase clock MP1 and, based on the detected phase states, generates analog voltage signals LV0 and LV1 having a voltage value indicative of a phase error in the multiphase clocks MP1.例文帳に追加

信号生成部１３は、当該分配された多相クロックＭＰ１の位相状態を検出し、当該検出された位相状態に基づいて多相クロックＭＰ１の位相誤差を表す電圧値を持つアナログ電圧信号ＬＶ０，ＬＶ１を生成する。 - 特許庁

The timing signal generating device 22 extracts a bit clock from the received sound signal, generates a timing signal of the same period as a vertical synchronizing signal of a two-dimensional video displayed on the television receiver 21 and transmits the timing signal to shutter eyeglasses 23.例文帳に追加

タイミング信号生成装置２２は、受信した音声信号からビットクロックを抽出し、テレビジョン受像機２１に表示される２次元映像の垂直同期信号と同一周期のタイミング信号を生成し、シャッタメガネ２３に送信する。 - 特許庁

Digital signals converted to digital data by an A/D converter 32, the output signal of a TCXO 21 through a buffer amplifier 33 and the output signal of a system clock generating circuit 26 for A/D conversion are outputted from an external interface part 50.例文帳に追加

外部インターフェース部５０から、Ａ／Ｄコンバータ３２によりデジタルデータ変換されたデジタル信号と、バッファアンプ３３を介してＴＣＸＯ２１の出力信号と、Ａ／Ｄ変換用システムクロック発生回路２６の出力信号が出力されている。 - 特許庁

In a preferable embodiment, reading of a printing data unit is performed by separation from the line clock to control the printing heads or separation from pulse signals used for control of the individual printing heads set by an increment generating device.例文帳に追加

好ましい実施形態によれば、印刷データユニットの読み出しは、印刷ヘッドを制御するためにラインクロックから分離して、またはインクリメント発生器によって設定された個々の印刷ヘッドの制御に用いられるパルス信号から分離して行われる。 - 特許庁

To reduce jitter of outputs without generating error in responsiveness to a frequency control value between outputs in a frequency generator which outputs clock signals of a plurality of kinds of frequencies in accordance with the frequency control value.例文帳に追加

周波数制御値に応じて複数種類の周波数のクロック信号を出力する周波数発生器において、各出力間で前記周波数制御値に対する応答性に誤差が発生せず、かつ各出力のジッタを少なくできるようにする。 - 特許庁

The liquid consumption state detection parts are provided with a digital signal generation circuit part for generating digital signals, based on the counterelectromotive-force signals and a detection circuit part having clock signals for detecting the state of liquid consumption, on the basis of the digital signals.例文帳に追加

液体消費状態検出部は、逆起電力信号に基づくデジタル信号を生成するデジタル信号生成回路部と、デジタル信号に基づいて液体消費状態を検出するクロック信号を有する検出回路部と、を有する。 - 特許庁

An A/D converter circuit 10 samples the 2nd intermediate frequency signal on the basis of a signal fed from the clock generating circuit 11, a demodulation circuit 12 demodulates the sampled signal, and an FFT circuit 13 applies FFT to the demodulated signal.例文帳に追加

第２の中間周波は、Ａ／Ｄ変換回路１０により、クロック発生回路１１から供給された信号に基づき標本化され、復調回路１２により復調され、FFT演算回路１３によりFFT演算が施されることにより、復調される。 - 特許庁

To reduce manufacturing cost by stably generating a synchronization signal even to a low-quality input optical signal, improving phase error detection sensitivity to a clock signal possessed by the input optical signal, and reducing timing jitters of the synchronization signal.例文帳に追加

低品質の入力光信号に対しても、安定して同期信号を発生するとともに、入力光信号が有するクロック信号に対する位相誤差検出感度を高くし、同期信号のタイミングジッタを低減し、製造コストを削減することである。 - 特許庁