「clock generating」に関連した英語例文の一覧と使い方(37ページ目) - Weblio英語例文検索

To provide a signal processor with which exact phase synchronism is established and equalization characteristics are not degraded by the competition of phase synchronizing processing and adaptive equalizing processing by generating a clock signal while detecting a phase error from an adaptively equalized signal.例文帳に追加

再生ないし受信した信号からのデータ検出に際し、適応等化後の信号から位相誤差を検出してＰＬＬによりクロック信号を発生すると、ＰＬＬと適応等化の動作が互いに競合し十分な等化ができなくなってしまう。 - 特許庁

At that time, excitation phase signals are generated with phase signal generating circuits IC3 and IC4 by the motor clock from a sequence controller, and they are outputted to each drive circuit IC1 and IC2, and the excitation currents of the stepping motors M1 and M2 are switched by an image formation process.例文帳に追加

その際、シーケンス制御部からのモータクロックにより相信号発生回路ＩＣ３，ＩＣ４で励磁相信号を生成して、各ドライブ回路ＩＣ１，ＩＣ２に出力し、ステッピングモータＭ１，Ｍ２の励磁電流を画像形成プロセスにより切り替える。 - 特許庁

To economically and simply conduct adjustment and inspection of an optical module without the need for using an expensive exclusive measure ment instrument such as a multi-channel generator by providing a clock generat ing section generating a test pattern in an optical subscriber line terminating unit (ONU).例文帳に追加

光加入者線終端装置（ＯＮＵ）内にテストパターンを発生するクロック発生部を設けることで、マルチチャネルジェネレータ等の高価な専用測定器を用いることなく光モジュールの調整検査を経済的に、かつ簡易に行なう。 - 特許庁

A semiconductor memory 1 is provided with a NAND gate 2 for a DRAM, a clock generating circuit 3, an address buffer 4 a row decoder 5, a column decoder 6, an input buffer 10, an output buffer 11, and a memory cell array 8 for a SRAM.例文帳に追加

半導体メモリ１は、ＤＲＡＭ用のＮＡＮＤゲート２、クロック発生回路３、アドレスバッファ４、行デコーダ５、列デコーダ６、入力バッファ１０および出力バッファ１１と、ＳＲＡＭ用のメモリセルアレイ８および入出力制御回路９とを備える。 - 特許庁

Local buffer amplifiers 11-1 to 11-3 with AND gate are provided in each control signal generating circuit 4a, 5a, 6a, logical product operation of a transmitted internal clock signal and each activation signal is performed, buffer-amplification is performed, and the signal is outputted.例文帳に追加

アンドゲート付きローカルバッファアンプ１１−１乃至１１−３は、各制御信号発生回路４ａ，５ａ，６ａ内に設けられ、伝送された内部クロック信号と各活性信号との論理積演算を行いかつ緩衝増幅して出力する。 - 特許庁

This test mode entry circuit is provided with test mode entry controllers 191-193 generating an enable-control signal bMSETENB enabling continuous input of a second command only at the time of test mode entry when the signal bMSET is received with a continuous cycle synchronizing with a clock in this test mode entry circuit.例文帳に追加

このテストモードエントリ回路において信号bMSET をクロックに同期した連続したサイクルで受ける際、第２のコマンドの連続した入力をテストモードエントリ時のみ可能にするイネーブル制御信号bMSETENBを生成するテストモードエントリコントローラ191 〜193 を設けた。 - 特許庁

To set a flexible and appropriate frequency division rate corresponding to all operation modes without changing the frequency division rate of a frequency divider circuit for generating the sampling clock of remote control signals corresponding to the operation mode by software in a microcomputer loaded with a remote control reception function.例文帳に追加

リモコン受信機能を搭載したマイコンにおいて、動作モードに応じてリモコン信号のサンプリングクロックを発生させる分周回路の分周比をソフトで変更せず、動作モード全てに応じて柔軟かつ適切な分周比を設定する。 - 特許庁

The serial data transmission method includes steps of; dividing serial data by each prescribed bit; generating a plurality of kinds of voltages depending on the bit configuration of the divided bits; transmitting the generated voltages via a transmission line by each basic clock; and restoring serial data of the corresponding prescribed bits from the received voltage for each basic clock.例文帳に追加

シリアルデータを所定ビット毎に区切るステップと、前記区切られた所定ビットのビット構成に応じた、複数種類の電圧を発生するステップと、前記発生された電圧を、基本クロック毎に伝送路を介して送信するステップと、受信した電圧を基本クロック毎に、対応した所定ビットのシリアルデータに復元するステップと、を含むことを特徴とするシリアルデータ伝送方法。 - 特許庁

The method comprises a step of branching the optical signal into first and second optical signals, a step of widening the pulse width of the first optical signal and obtaining waveform shaped light, a step of generating a clock pulse on the basis of the second optical signal, and a step of inputting the waveform shaped light and the clock pulse to an optical AND circuit 10 and obtaining converted optical signals.例文帳に追加

本発明による方法は、光信号を第１及び第２の光信号に分岐するステップと、第１の光信号のパルス幅を拡大して波形整形光を得るステップと、第２の光信号に基いてクロックパルスを生成するステップと、波形整形光及びクロックパルスを光ＡＮＤ回路１０に入力して変換光信号を得るステップとを備えている。 - 特許庁

The circuit (18) comprises a signal generator (20) generating a variable signal arranged to vary the variable signal in order to form a signal waveform as the time elapses, and an oscillator (22) for modulating the frequency of a clock signal according to a frequency modulation waveform by forming a clock signal using the variable signal.例文帳に追加

本発明の回路（１８）は、可変信号を生成する信号発生器であって、時間の経過とともに信号波形を形成するために可変信号を変化させるように構成されている、信号発生器（２０）と、可変信号を用いてクロック信号を生成することにより、周波数変調波形に従ってクロック信号の周波数を変調させる発振器（２２）を備える。 - 特許庁

Clock signals for generating the random number output from a clock signal output circuit provided in the random number circuit are frequency-divided in a frequency divider circuit provided in a monitoring circuit and then input to a reset IC with a watchdog, and when a timer value in a watchdog circuit reaches a final value and timeout comes, abnormality signals are turned to an on state, output and input to the microcomputer for game control.例文帳に追加

また、乱数回路が備えるクロック信号出力回路から出力される乱数生成用のクロック信号を、監視回路が備える分周回路にて分周した後にウォッチドッグ付リセットＩＣに入力し、ウォッチドッグ回路におけるタイマ値が最終値に達してタイムアウトすると、異常信号をオン状態として出力し、遊技制御用マイクロコンピュータに入力させる。 - 特許庁

Of SCAN test circuits implementing scan test in semiconductor integrated circuits, the SCAN test circuit is characterized by generating scan cell enable signal of a plurality of timings from a scan enable external input signal and controlling formation of a launch clock and a capture clock for detecting delay failure from real operation speed based on the scan cell enable signal of the plurality of timings.例文帳に追加

半導体集積回路におけるスキャンテストを行うＳＣＡＮテスト回路であって、スキャンイネーブル外部入力信号から複数タイミングのスキャンセルイネーブル信号を生成し、上記複数タイミングのスキャンセルイネーブル信号により、実動作速度による遅延故障検出のためのラウンチクロック及びキャプチャクロックの生成が制御されることを特徴とするＳＣＡＮテスト回路を開示する。 - 特許庁

The method for controlling the fan motor includes: a step S20 for generating a clock signal of which frequency is 23 kHz or lower; a step S21 for converting the low-frequency clock signal to a high-frequency drive signal of which frequency is 23 kHz or higher; and a step S22 for inputting the high-frequency drive signal into the fan motor to drive.例文帳に追加

本発明におけるファンモーターの制御方法は、周波数が２３ｋＨｚより低い低周波数のクロック信号を発生するステップＳ２０と、前記低周波数のクロック信号を周波数が２３ｋＨｚ以上の高周波数の駆動信号に変換するステップＳ２１と、前記高周波数の駆動信号をファンモーターに入力し、それを運転させるステップＳ２２と、を含む。 - 特許庁

Also, the filter circuit 11a is alternatively allowed to be constituted of a circuit making variable the signal frequency band passed by the frequency of the band control signal supplied by the filter control circuit 13, and the filter control circuit 13 is constituted of a phase synchronizing circuit 13 for generating a clock signal synchronized with the output signal of this filter circuit to make the clock signal be the band control signal.例文帳に追加

また、フィルタ回路１１ａは、フィルタ制御回路１３により供給される帯域制御信号の周波数によって通過する信号周波数帯域を可変とする回路で構成しても良く、フィルタ制御回路１３は、そのフィルタ回路の出力信号に同期したクロック信号を発生し帯域制御信号とする位相同期回路１３で構成される。 - 特許庁

A clock signal to drive a plurality of (two in the figure) optical signal transmitting parts 11 provided, corresponding to each transmission node 111 is generated by a clock generating part 130 provided on one optical signal transmitting part 11, supplied to one optical signal transmitting part 11 and supplied to the other optical signal transmitting part 11 as well via a connecting part 131.例文帳に追加

各送信ノード１１１に対応して設けられている複数（図１では２つ）の光信号送信部１１を駆動するためのクロック信号を一方の光信号送信部１１に設けたクロック発生部１３０によって生成し、該一方の光信号送信部１１に供給すると共に、接続部１３１を介して他方の光信号送信部１１へも供給する。 - 特許庁

The method for compensating a frequency shift of an encoder includes a step (100) for deciding the value of a frequency of an input encoder signal, a step (130) for determining a value of the frequency shift by analyzing a clock signal of an encoder index and the input encoder signal, and a step (150) for generating a clock with compensated frequency shift by compensating the value of the frequency shift.例文帳に追加

エンコーダの周波数シフトの補償のための方法は、入力エンコーダ信号の周波数値を決定するステップ（１００）と、エンコーダインデックスのクロック信号と入力エンコーダ信号とを解析して、周波数シフトの値を決定するステップ（１３０）と、その周波数シフトの値を補償して、周波数シフトが補償されたクロックを生成するステップ（１５０）とを含む。 - 特許庁

This pseudo satellite signal transmission device in one embodiment for transmitting a navigation signal includes: four or more pseudo satellites for generating and outputting a pseudo satellite code for navigation; antennas for transmitting signals outputted from each pseudo satellite corresponding to each pseudo satellite respectively; and one clock for synchronization for providing a clock for synchronization to each pseudo satellite.例文帳に追加

本発明の一実施形態による装置は、航法信号を送信するための疑似衛星信号送信装置で、航法用疑似衛星コードを生成して出力する４個以上の疑似衛星と、前記各疑似衛星から出力された信号を前記各疑似衛星と各々対応されて送信するアンテナと、前記各疑似衛星に同期用クロックを提供する１つの同期用クロックを含む。 - 特許庁

The method and apparatus also comprise a step of generating a central processing unit (CPU) clock in the clock shaper logic unit based on the output of the free-running counter and the at least one input specifying the desired frequency by comparing a bit-reversed version of the output of the free-running counter with the at least one input specifying the desired frequency.例文帳に追加

該方法及び装置は、また、自走カウンタの出力と所望の周波数を特定する少なくとも一つの入力とに基づいて、自走カウンタの出力のビット反転されたものと所望の周波数を特定する少なくとも一つの入力とを比較することにより、クロック整形ロジック・ユニットにおいて中央処理装置（ＣＰＵ）クロックを生成するステップを備える。 - 特許庁

In changing the frequency division ratio of the frequency divider circuit 11 and the frequency division ratio of a frequency divider circuit 13 of the PLL 12, the internal logic circuit 19 controls a selector 15 via a mask generating circuit 18 before the changing to select a bypass clock 41 not using the PLL 12 and to supply the bypass clock 41 to the internal logic circuit 19 via an AND circuit 17.例文帳に追加

分周回路１１の分周比及びＰＬＬ１２の分周回路１３の分周比を変更する場合には、その前に、内部ロジック回路１９はマスク生成回路１８を介してセレクタ１５を制御して、ＰＬＬ１２を使用しないバイパスクロック４１を選択させ、このバイパスクロック４１をＡＮＤ回路１７を経て内部ロジック回路１９へ供給させる。 - 特許庁

This semiconductor integrated circuit 1 includes an oscillation circuit 5 for generating a plurality of clocks of mutually different phases, selects one clock FCLK_P used for transmission of a transmission signal IQ Serial from the plurality of clocks FCLK_P[n-1:0], and transmits the transmission signal IQ Serial by using the selected one clock FCLK_P.例文帳に追加

本発明に係る半導体集積回路１は、位相が互いに異なる複数のクロックを生成する発振回路５を備え、複数のクロックＦＣＬＫ＿Ｐ［ｎ−１：０］より伝送信号ＩＱ Ｓｅｒｉａｌの送信に使用する一のクロックＦＣＬＫ＿Ｐを選択し、選択した一のクロックＦＣＬＫ＿Ｐを用いて伝送信号ＩＱ Ｓｅｒｉａｌを送信することを特徴とする。 - 特許庁

The circuit is provided with a serial/parallel converting circuit 19 which is used to convert serial data inputted with clock signals into parallel data, a memory 21 which stores the parallel data converted by the circuit 19 and a writing pulse generating circuit 30 which generates writing pulses, that are used to set a writing time in the memory, by counting the clock signals.例文帳に追加

この半導体集積回路は、クロック信号と共に入力されるシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路１９と、シリアル／パラレル変換回路によって変換されたパラレルデータを記憶するメモリ２１と、クロック信号をカウントすることにより、メモリにおける書込み時間を設定するために用いられる書込みパルスを発生する書込みパルス発生回路３０とを具備する。 - 特許庁

The television signal processing apparatus 200 for receiving the input of the composite video signal from the television signal receiver 100 includes: a PLL circuit 32 for generating a clock signal synchronously with a synchronizing signal on the basis of a phase difference between the synchronizing signal separated from the composite video signal and a frequency-divided system clock; and a video signal adjustment section for adjusting the video signal separated from the composite video signal.例文帳に追加

テレビジョン信号受信装置からコンポジット映像信号の入力を受けるテレビジョン信号処理装置であって，前記コンポジット映像信号から分離された同期信号との位相差に基づき，前記同期信号に同期した前記クロック信号を生成するＰＬＬ回路と，前記コンポジット映像信号から分離された映像信号を調整する映像信号調整部とを有する。 - 特許庁

The clock generating circuit has a detecting part 61 to detect pulses of a reference clock signal CLKR, an oscillator 63 to start to oscillate on the basis of the detection result of the detecting part 61, and a counter 62 to count the pulse number by inputting an oscillation signal GENCK of the oscillator 63 and to instruct the stop of oscillation to the oscillator 63 when the pulse number reaches a prescribed number.例文帳に追加

基準クロック信号ＣＬＫＲのパルスを検出する検出部６１と、上記検出部６１の検出結果に基づいて発振し始める発振器６３と、上記発振器６３の発振信号ＧＥＮＣＫを入力してパルス数を計数し、当該パルス数が所定数に達すると発振の停止を上記発振器６３に指示するカウンタ６２と、を有する。 - 特許庁

A CPU reads appropriate data from a memory where data for adjustment for adjusting the non-overlap time of the two-phase clock signal are stored in accordance with sensor signals outputted by a temperature sensor and a voltage sensor for sensing the operation environment of a microcomputer and sets a delay time (d) by delay controlling parts 12a and 12b arranged in a two-phase clock single generating part 4.例文帳に追加

ＣＰＵは、マイクロコンピュータの動作環境をセンシングする温度センサ，電圧センサが出力したセンサ信号に応じて、二相クロック信号のノンオーバーラップ時間を調整するための調整用データが記憶されているメモリより適切なデータを読み出して、二相クロック信号生成部４に配置されているディレイ制御部１２ａ，１２ｂによって遅延時間ｄの設定を行う。 - 特許庁

Two internal clocks clk and/clk being generated by an internal clock generation part are supplied to internal and synchronization clock input parts 60 and 61 to adjust timing, thus generating clocks n01 and n02 for latching timing.例文帳に追加

本発明は、入力バッファ回路を１つの入力信号に対して２系統または複数系統の構成にし、供給されるクロックから集積回路装置内部で分周して相補の内部クロックまたは複数の内部クロックを生成し、２系統のまたは複数系統の入力バッファによって、相補クロックに同期してまたは複数クロックに同期して入力信号を取り込み、ラッチすることを特徴とする。 - 特許庁

A measuring control circuit 630 acquires the measuring object data held to the shift register group 101 according to the clock signals supplied from the multi-phase clock generating circuit 300, detects the toggle position of the measuring object data in each stage of the n-pieces of shift registers constituting the shift register group 101, and measures the phase quality of data based on the detected toggle position in each stage.例文帳に追加

測定制御回路６３０は、多相クロック生成回路３００から供給されたクロック信号に従ってシフトレジスタ群１０１に保持された測定対象データを取得し、シフトレジスタ群１０１を構成するｎ個のシフトレジスタの各段における測定対象データのトグル位置を検出し、この検出された各段におけるトグル位置に基づいてデータ位相品質を測定する。 - 特許庁

The clock group generating circuit has a PLL configuration including a VCO(voltage controlled oscillator) having inverter type delay stages whose buildup time and decay time can be controlled through the variation of bias voltages NBIAS and PBIAS used to drive power supply side and ground side current source transistors(TRs), and the VCO generates clock signals whose phases differ from each other.例文帳に追加

クロック群発生回路は、電源側と接地側の電流源トランジスタを駆動するバイアス電圧ＮＢＩＡＳおよびＰＢＩＡＳを可変させることによって立ち上がり時間と立ち下がり時間が制御可能な複数のインバータ型遅延段を含むＶＣＯを有したＰＬＬの構成を有しており、このＶＣＯから位相が異なる複数のクロック信号が生成される。 - 特許庁

A timing control circuit (5) for detecting the change point of transfer data (Dc), extracting an effective data window and deciding strobe timing at which the data is fetched according to the extracted effective window and a strobe clock generation circuit (6) for generating a strobe clock signal for data fetch under the control of the circuit (5) are provided in the interface circuit of a memory control unit (2).例文帳に追加

メモリコントロールユニット（２）のインターフェイス回路内に、転送データ（Ｄｃ）の変化点を検出して有効データウィンドウを抽出し、抽出した有効ウィンドウに従ってデータの取込を行なうストローブタイミングを決定するタイミング制御回路（５）と、タイミング制御回路（５）の制御のもとに、データ取込用のストローブクロック信号を発生するストローブクロック発生回路（６）を設ける。 - 特許庁

In the microcomputer loaded with the remote control reception function, frequency conversion circuits corresponding to the respective operation modes are installed, and by automatically selecting conversion clocks outputted from the respective conversion circuits corresponding to the respective operation modes, the conversion clock of the same frequency is supplied at all times to the frequency divider circuit for generating the clock for sampling the remote control signals inputted to a microcomputer chip.例文帳に追加

リモコン受信機能を搭載したマイコンにおいて、各動作モードに応じた周波数変換回路を設置し、各動作モードに応じて各々の変換回路から出力される変換クロックを自動的に選択することによって、マイコンチップに入力されるリモコン信号をサンプリングする為のクロックを発生する分周回路に常に同じ周波数の変換クロックを供給させる。 - 特許庁

Four kinds of PN code generating circuits 11 to 14 are connected in parallel with respect to a clock control circuit CC and a data selector DS and are respectively provided with a reset switch RS and a code switch terminal CT in addition.例文帳に追加

４種類のＰＮ符号発生回路１１，１２，１３，１４が、クロック制御回路ＣＣ及びデータセレクタＤＳに対して並列に接続され、さらに各ＰＮ符号生成部１１〜１４に、それぞれリセットスイッチＲＳ及び符号切替端子ＣＴが接続されている。 - 特許庁

The system is provided with a clock generating unit which has a test circuit corresponding to a device to be tested having a test circuit responding to a test signal and which supplies first clocks corresponding to operational frequencies of a test device being normal and the device to be tested to the test device and the device to be tested.例文帳に追加

テスト信号に応答するテスト回路を有する被テストデバイスに対応したテスト回路を持ち、正常とされたテストデバイス、被テストデバイスの動作周波数に対応した第１クロックをテストデバイス及び被テストデバイスに供給するクロック生成装置を設ける。 - 特許庁

To provide a disk storage device capable of generating a synchronous clock having the accuracy of synchronization with a disk medium heightened by taking control characteristics of a spindle motor into consideration to improve the following accuracy of the disk medium to a rotational speed during a write operation.例文帳に追加

ライト動作時に、スピンドルモータの制御特性を考慮することで、ディスク媒体の回転速度に対する追従精度を向上させて、ディスク媒体に対する同期精度を高めた同期クロックを生成できるディスク記憶装置を提供することにある。 - 特許庁

To provide a memory controller capable of accurately transmitting even a control signal generating corruption due to influence of a load capacity to a memory device transmitting/receiving data to/from a CPU by controlling transmission timing of a control signal synchronized with a synchronized clock.例文帳に追加

ＣＰＵとデータの送受信を行うメモリ装置に対し、同期クロックに同期した制御信号の送信タイミングを制御することで、負荷容量の影響によってなまりの発生した制御信号でも正確に伝達可能なメモリ制御装置を提供する。 - 特許庁

A latch signal generating circuit 133 synchronizes a random number value reading signal inputted from a random number value reading signal output circuit 139 with the leading edge of the delay clock signal S2, and outputs the synchronized signal to a random number value storing circuit 131 as a latch signal SL.例文帳に追加

ラッチ信号生成回路１３３は、乱数値読取信号出力回路１３９から入力される乱数値読取信号を、遅延クロック信号Ｓ２の立ち上がりエッヂに同期させてラッチ信号ＳＬとして乱数値記憶回路１３１に出力する。 - 特許庁

To improve comfortableness, when opening eyes to wake a sleeping person by an alarm sound in an alarm clock device for generating the alarm sound at a rising planned time, by lighting an illumination means before the rising scheduled time and introducing waking of the sleeping person.例文帳に追加

起床予定時刻前に照明手段を点灯して就寝者の覚醒を誘導し、起床予定時刻にアラーム音を発生する目覚まし装置において、就寝者がアラーム音により覚醒して開眼した際の快適性を向上させることである。 - 特許庁

To make rapid activation and reduction of electric current consumption compatible with each other by using a clock signal of a predetermined frequency in a semiconductor integrated circuit including a booster circuit generating a desired step-up voltage by boosting a supplied power source voltage.例文帳に追加

供給される電源電圧を昇圧して所望の昇圧電圧を生成する昇圧回路を含む半導体集積回路において、予め定められた周波数のクロック信号を用いながら、迅速な起動と消費電流の低減とを両立させる。 - 特許庁

A phase difference corresponding to the delay time difference of signal transmission between the liquid crystal display panels 20 and 30 is provided between output periods of the horizontal start signals STH1 and STH2 and horizontal clock signals CKH1 and CKH2 of both the horizontal driving signal generating sections 12 and 13.例文帳に追加

両水平駆動信号生成部１２，１３の水平スタート信号ＳＴＨ１，ＳＴＨ２および水平クロック信号ＣＫＨ１，ＣＫＨ２の出力時期には、各液晶パネル２０，３０での信号伝送の遅延時間差に応じた位相差が設けられる。 - 特許庁

The fuses F1-F6 are optionally cut to perform switching between the external analog module (an external power supply circuit 5, an external power supply monitoring circuit 6, and a clock generating element 7) and the internal analog module (an internal power supply circuit 10, an internal power supply monitoring circuit 11 and a self-excited oscillation circuit 12).例文帳に追加

これらヒューズＦ１〜Ｆ６を任意に切断し、外部アナログモジュール（外部電源回路５、外部電源監視回路６、クロック発生素子７）と内部アナログモジュール（内部電源回路１０、内部電源監視回路１１、自励発振回路１２）との切り替えを行う。 - 特許庁

This image forming apparatus comprises a CPU 1, an ASIC 2, a clock generating section 3, a RAM 4, a ROM 5, an external device I/F control section 6, an operation section 7, a display section 8, an engine I/F control section 9, a storing section 10 and a sub-CPU 11.例文帳に追加

本発明の画像形成装置は、ＣＰＵ１と、ＡＳＩＣ２と、クロック生成部３と、ＲＡＭ４と、ＲＯＭ５と、外部機器Ｉ／Ｆ制御部６と、操作部７と、表示部８と、エンジンＩ／Ｆ制御部９と、格納部１０と、サブＣＰＵ１１と、を有して構成される。 - 特許庁

A loop filter 14 gives a control voltage VC which smoothes the pulse train CP for generating a control voltage to the voltage control oscillator 15, and the voltage control oscillator 15 outputs the output clock CLK_B of the frequency corresponding to the control voltage VC.例文帳に追加

ループフィルタ１４は制御電圧生成用パルス列ＣＰを平滑化してなる制御電圧ＶＣを電圧制御発振器１５に与え、電圧制御発振器１５は制御電圧ＶＣに対応する周波数の出力クロックＣＬＫ＿Ｂを出力する。 - 特許庁

There are employed a pulse generation circuit generating a pulse signal having a predetermined pulse width corresponding to an externally input clock signal, and a latch circuit which retains an input signal at input timing of the pulse signal generated in the pulse generation circuit and outputs the retained signal.例文帳に追加

外部から入力されたクロック信号に応じて所定の幅のパルス信号を生成するパルス生成回路と、前記パルス生成回路で生成されたパルス信号の入力タイミングで入力信号を保持し、保持した信号を出力するラッチ回路を用いる。 - 特許庁

This device includes: an inside tuning means for tuning the timing of generating the data input strobe signal by the input timing of the input data and the data strobe clock; and a data input sense amplifier for transmitting a plurality of data to a global line in response to the data input strobe signal.例文帳に追加

入力データとデータストローブクロックの入力タイミングによりデータ入力ストローブ信号の発生タイミングをチューニングする内部チューニング手段と、前記データ入力ストローブ信号に応答して、複数のデータをグローバルラインに伝送するデータ入力センスアンプとを含む。 - 特許庁

A synchronous insertion and protection part 232 sets a synchronous protect window according to the synchronous detection signal, counts a reproduction clock generated from a voltage controlled oscillator and generates the synchronous protect window signal when the count value corresponds to the generating position of the synchronized signal.例文帳に追加

同期挿入及び保護部２３２は、同期検出信号に応じて同期保護ウィンドウを設定し、電圧制御発振器から生成された再生クロックを計数して、その計数値が同期信号の発生位置に対応すると、同期保護ウィンドウ信号を発生する。 - 特許庁

The timing control circuit 202 includes a dividing circuit 2021 dividing a clock signal, a counter circuit 2022 counting a dividing output signal, and a switching signal generating circuit 2023 adjusting and outputting a pulse width of the control signals CLA, CLB and CLC.例文帳に追加

タイミング制御回路２０２は、クロック信号を分周する分周回路２０２１、分周出力信号を計数するカウンタ回路２０２２、制御信号ＣＬＡ、ＣＬＢ、ＣＬＣのパルス幅を調整して出力する切替え信号生成回路２０２３を含む。 - 特許庁

The DLL driver control circuit includes the DLL driver for driving the DLL clock and a DLL driver controller for generating a control signal to control the driving of the DLL driver in response to a signal having information associated with an active mode.例文帳に追加

ＤＬＬドライバー制御装置は、ＤＬＬクロックをドライビングするＤＬＬドライバーと、アクティブモードに関する情報を有する信号に応答して、前記ＤＬＬドライバーの駆動を制御するための制御信号を生成するＤＬＬドライバー制御部とを備える。 - 特許庁