「clock generating」に関連した英語例文の一覧と使い方(38ページ目) - Weblio英語例文検索

The signature generating section 11, when data is preserved in an MO disk 22, generates a signature (an authenticator) by the data, time information of the tamperfree clock 21 and the signature key 31, and the data and time information is written in a user area 22a and the signature is written in a write-once area 22b.例文帳に追加

署名生成部１１は、ＭＯ２２へのデータ保存の際には、データと、タンパフリー時計２１の時間情報と、署名鍵３１とにより、署名（認証子）を作成し、データと時間情報はユーザ領域２２ａに書込み、署名はライトワンス領域２２ｂに書込む。 - 特許庁

To provide an apparatus and a method for controlling a motor, capable of generating a pulse of a reference clock width for a counter as a minimum pulse width and preventing the frequency of a generated pulse from skipping at the time of setting the next pulse width time.例文帳に追加

最小パルス幅としてカウンタ用の基準クロック幅の発生パルスを発生させることができ、次のパルス幅時間をセットする時に発生パルスの周波数とびを起こさないようにすることができるモータの制御装置とモータの制御方法を提供すること。 - 特許庁

Therefore, even if the heat generated by a heating element increases as a clock frequency of an IC chip or the like increases, noise can be prevented from generating, while increasing the number of vibrating bodies 5, 6 or enlarging the amplitudes to effectively radiate the generated heat.例文帳に追加

これにより、ＩＣチップ等の発熱体の高クロック化に伴い当該発熱体からの発熱量が増加しても、振動体５及び６の数を増やしたり、振幅を大きくしたりして効果的に放熱しつつ、騒音の発生を防止することができる。 - 特許庁

The auto-precharge control circuit includes: a precharge command delay unit generating a plurality of first precharge command delay signals in response to a write auto-precharge command signal and the internal clock signal; at least one bank address delay unit generating a delayed bank address signal; and a precharge main signal generator outputting the precharge main signal, based on the delayed bank address signal.例文帳に追加

ライトオートプリチャージ命令信号及び内部クロック信号に応答して、複数の第１ プリチャージ命令遅延信号を発生させるプリチャージ命令遅延部と、遅延されたバンクアドレス信号を発生させる少なくとも一つのバンクアドレス遅延部と、遅延されたバンクアドレス信号に基づいてプリチャージメイン信号を出力するプリチャージメイン信号生成部と、を備える自動プリチャージ制御回路。 - 特許庁

The method for recording and reproducing comprises a step of generating a binary signal by thresholding the reproduced signal, a step of generating a signal synchronized with a clock signal by using the binary signal, a step of measuring deviations between the binary signals and the synchronizing signals, and a step of varying the parameters of a recording pulse, based on the deviation.例文帳に追加

本発明による記録再生方法は、再生信号を２値化することによって２値化信号を生成するステップと、前記２値化信号を用いて、クロック信号に同期した同期信号を生成するステップと、前記２値化信号と前記同期信号との間のずれ量を測定するステップと、前記ずれ量に基づいて記録パルスのパラメータを変化するステップとを包含する。 - 特許庁

A delay control circuit 6 for generating a delay control signal comprising a digital value DCTRL [n:0] for controlling a delay value is provided on a side of a central control circuit 2 for generating a reference signal actCLK on the basis of an external clock extCLK, and the central control circuit 2 supplies the reference signal and the delay control signal to a local control circuit 3.例文帳に追加

外部クロックｅｘｔＣＬＫに基づき基準信号ａｃｔＣＬＫを生成する中央制御回路２側に、遅延値を制御するディジタル値ＤＣＴＲＬ［ｎ：０］からなる遅延制御信号を生成する遅延制御回路６を設け、中央制御回路２からローカル制御回路３に対して基準信号と遅延制御信号とを供給する。 - 特許庁

This semiconductor device is characterized by including an input circuit for taking in the plurality of data from an external part respectively in synchronism with the plurality of clock signals from an external part, a pulse signal generating circuit for generating a pulse signal, and a driving circuit for supplying the plurality of data taken in the input circuit to an internal circuit in alignment with the same timing according to the timing of the pulse signal.例文帳に追加

半導体装置は、外部からの複数のクロック信号にそれぞれ同期して外部からの複数のデータを取り込む入力回路と、パルス信号を生成するパルス信号生成回路と、該入力回路が取り込んだ該複数のデータを該パルス信号のタイミングに応じた同一のタイミングに揃えて内部回路に供給する駆動回路を含むことを特徴とする。 - 特許庁

In a recorder which carries out transfer control of a carriage by using a brushless DC motor 1314, the angle position of the motor is detected by an angle detection unit 1315, a commutation timing generating block 1323 generates a commutation timing signal according to the detected angle position, and a second commutation timing generating block 206 generates a commutation timing signal according to a reference clock.例文帳に追加

ブラシレスＤＣモータ１３１４を用いてキャリッジの移動制御を行う記録装置において、角度検出部１３１５によってモータの角度位置を検出し、転流タイミング生成ブロック１３２３は、検出された角度位置に基づいて転流タイミング信号を生成し、第２の転流タイミング生成ブロック２０６は、基準クロックに基づいて転流タイミング信号を生成する。 - 特許庁

An MPEG 2 TS multiplexer 100 (STC generating circuit 110) again generates a system time clock (STC) on the basis of first program reference time information received first after a lapse of a prescribed time when a reception time interval of the first program clock reference information (PCR) included in a received audio video signal (MPEG-2 TS) reaches a prescribed time or over.例文帳に追加

本発明に係るＭＰＥＧ２ ＴＳ多重装置１００（ＳＴＣ生成回路１１０）は、受信した音声映像信号（ＭＰＥＧ−２ ＴＳ）に含まれる第１のプログラム参照時刻情報（ＰＣＲ）の受信間隔が所定の時間以上となった場合、所定の時間経過後において最初に受信した第１のプログラム参照時刻情報に基づいて、システム基準時刻（ＳＴＣ）を生成し直す。 - 特許庁

Various image processing clocks PCLK1 can be generated from same reference clock by providing means 12 for resetting a first frequency division circuit 8 with a reset pulse 1 synchronized with a sync signal and the output VCLK from a PLL circuit 3 and generating a first image processing clock PCLK1 thereby setting the frequency division ratio N of a variable frequency division circuit 4 basically from a serial data.例文帳に追加

同期信号とＰＬＬ回路３の出力ＶＣＬＫとに同期したリセットパルス１で第１の分周回路８をリセットし、第１の画像処理クロックＰＣＬＫ１を生成する画像処理クロック生成手段１２を備えることで、基本的にシリアルデータから可変分周回路４の分周比Ｎを設定すれば、同一の基準クロックから様々な画像処理クロックＰＣＬＫ１を生成できる。 - 特許庁

This timing generator for generating the timing signal based on a given reference clock is equipped with a delay circuit part for outputting each pulse of the reference clock in the delayed state as much as a delay quantity given to each pulse, and a pulse selection output part for allowing only a pulse to be outputted as the timing signal among pulses output from the delay circuit part to pass and outputting it.例文帳に追加

与えられる基準クロックに基づいてタイミング信号を生成するタイミング発生器であって、基準クロックのそれぞれのパルスを、それぞれのパルス毎に与えられる遅延量で遅延させて出力する遅延回路部と、遅延回路部が出力するパルスのうち、タイミング信号として出力するべきパルスのみを通過させて出力するパルス選択出力部とを備えるタイミング発生器を提供する。 - 特許庁

The pulse-width control circuit is equipped with a select data generating circuit 1a which generates select data SEL on the bsis of a start signal SS and a clock CLK and a converting circuit 2a which extracts a plurality of pulse-width control signals OE1, OE2, and OE3 according to the select data SEL.例文帳に追加

スタート信号ＳＳ及びクロックＣＬＫに基づいてセレクトデータＳＥＬを生成するセレクトデータ生成回路１ａと、複数のパルス幅制御信号ＯＥ１、ＯＥ２、ＯＥ３をセレクトデータＳＥＬに応じて抽出する変換回路２ａとを備えるパルス幅制御回路。 - 特許庁

A/D converting parts 3a and 3b sample a received baseband signal Sb with an asynchronous sampling clock CK of doubled symbol rate and on the basis of these sampled data sequences Ii and Qi, a transmission complex symbol frequency generating part 5 generates data sequences Ei and Di of transmission complex symbol frequency components.例文帳に追加

Ａ／Ｄ変換部３ａ，３ｂがシンボルレートの２倍の非同期サンプリングクロックＣＫで受信ベースバンド信号Ｓｂをサンプリングし、このサンプリングしたデータ系列Ｉi，Ｑiをもとに、送信複素シンボル周波数生成部５が、送信複素シンボル周波数成分のデータ系列Ｅi，Ｄiを生成する。 - 特許庁

This pulse delay circuit has a counter which operates an input signal as a trigger, a frequency variable means for varying the frequency of a clock signal which the counter concerned counts, and a pulse generating means to form a delayed pulse, in response to output of specified number from the counter.例文帳に追加

入力信号をトリガとして動作するカウンタと、当該カウンタがカウントするクロック信号の周波数を可変する周波数可変手段と、前記カウンタからの規定カウント数の出力を受けて遅延パルスを生成するパルス生成手段とを備えることを特徴とするパルス遅延回路。 - 特許庁

A timing control section 113 controls a reference signal generating means 112 to generate a reference signal in a phase timing different from each N symbol period and the synchronizing circuit is synchronously with the received signal by revising a synchronization clock with a phase difference detected from a difference of average correlation values in each timing.例文帳に追加

基準信号発生手段で１１２をタイミング制御部１１３で制御して、Ｎシンボル期間毎に異なる位相タイミングで基準信号を発生し、各々のタイミングでの平均相関値の差から検出した位相差で同期クロックを変更することで、受信信号と同期する。 - 特許庁

A PLL reference signal generating section 15 generates a PLL reference signal RJ based on the count added with the correction value and a PLL circuit 16 multiplies the PLL reference signal RJ by a specified multiplication number to generate a clock signal RK.例文帳に追加

さらに、ＰＬＬ基準信号生成部１５によって、この補正値の加えられたカウント値を基にＰＬＬ基準信号ＲＪを生成し、ＰＬＬ回路１６によって、このＰＬＬ基準信号ＲＪを所定の逓倍数にて逓倍することで読出しクロック信号ＲＫを生成する。 - 特許庁

This image display device is provided with a picture signal processing circuit 21 processing an input picture signal, a PLL circuit 4 generating a clock signal, a discriminating means 1 discriminating the format of the input picture signal, and a designating means designating the format of an image to be displayed.例文帳に追加

映像表示装置に、入力映像信号を処理する映像信号処理回路２１と、クロック信号を生成するＰＬＬ回路４と、入力映像信号の形式を判別する判別手段１と、表示させる映像の形式を指定する指定手段とを備えた。 - 特許庁

Since the signal delayed by the delay circuit 22 is inputted to an input terminal D1 of this D flip-flop 25, without being affected by a pulse containing the glitch to be a noise to be inputted to the clock terminal CK1, a suitable signal can be outputted to a pulse generating circuit 16.例文帳に追加

このＤフリップフロップ２５の入力端子Ｄ１には、遅延回路２２により遅延された信号が入力されるため、クロック端子ＣＫ１に入力されるノイズとなるグリッチを含むパルスに影響されることなく、適切な信号をパルス発生回路１６に出力することができる。 - 特許庁

A file of original digital contents such as an image is read from an external storage medium 301, an imbedding device 304 imbeds a digital watermark, including its generating time to the read digital contents, an update time of the file is obtained from a clock 302 and described on the file.例文帳に追加

外部記憶媒体３０１から画像等の原ディジタルコンテンツのファイルを読み出し、埋め込み装置３０４において、上記読み出したディジタルコンテンツに対してその作成時刻を含む電子透かしを埋め込むと共に、そのファイルの更新時刻を時計３０２から得て、そのファイルに記載する。 - 特許庁

A rotary encoder 24 detects information of recording position in the main scanning direction X on a PS plate 12 by a light beam L emitted from an optical unit 34 and a PLL circuit constituting a record sync signal generating unit 30 generates an original clock based on the information of recording position.例文帳に追加

ロータリーエンコーダ２４により、ＰＳ版１２に対する光学ユニット３４から出射される光ビームＬによる主走査方向Ｘの記録位置情報を検出し、この記録位置情報に基づいて、記録同期信号生成ユニット３０を構成するＰＬＬ回路により原クロックを発生する。 - 特許庁

This optical receiver is provided with a pulse generating circuit, which generates a pulse signal in timing required to take synchronization locking, in the case of detecting an optical signal and superimposing the pulse signal onto a control voltage received by a VCO in the data/clock recovery section can extend the pull-in range.例文帳に追加

パルス発生回路を具備し、光信号検出時等の同期引込みが必要なタイミングにこのパルス発生回路からパルス信号を発生させ、このパルス信号をデータ／クロック再生部内のＶＣＯに入力される制御電圧に重畳させることでプルインレンジを広げるようにした。 - 特許庁

A reception device B12 has a function of inputting the clock pattern from the data line 13, generating the best edge for the sampling of the data, and sampling the data by using the edge and then faster data transmission becomes possible, so the bus bandwidth can be increased.例文帳に追加

また、受信デバイスＢ１２はデータ線１３上からクロックパターンを入力して、データをサンプリングするための最適なエッジを生成し、そのエッジを用いてデータのサンプリングを行う機能を備えることにより、より高速なデータ伝送ができることからバス帯域を増やすことことが可能となる。 - 特許庁

To provide a PLL circuit having an automatic regulating function of a free-running frequency of a voltage-controlled oscillator (VCO) without influence of the stability of a circuit to the operation stability without the need for a circuit for generating a reference clock signal of high stability.例文帳に追加

高度の安定性を有する基準クロック信号を発生するための回路を必要とせず、従って、動作安定性がそのような回路の安定性によって影響されることのない、電圧制御発振器（ＶＣＯ）の自走周波数の自動調整機能を有するＰＬＬ回路を提供する。 - 特許庁

The latency counter has: a frequency dividing circuit 120 generating a plurality of frequency dividing clocks LCLKE, LCLKO having mutually different phases based on an internal clock LCLK; and frequency-dividing counter circuits 130, 140 counting the latency of an internal command based on the corresponding frequency-dividing clocks LCLKE, LCLKO.例文帳に追加

内部クロックＬＣＬＫに基づいて互いに位相の異なる複数の分周クロックＬＣＬＫＥ，ＬＣＬＫＯを生成する分周回路１２０と、それぞれ対応する分周クロックＬＣＬＫＥ，ＬＣＬＫＯに基づいて内部コマンドのレイテンシをカウントする分周カウンタ回路１３０，１４０とを備える。 - 特許庁

A midnight operation selective means 1 determines whether it is a time zone or not for midnight operation by a clock device 2, when it is the time zone performing the midnight operation, car call register and door closing are made incapable till a midnight operation button 4 is pressed, so as to prevent easily generating of a close confinement state.例文帳に追加

深夜運転を行う時間帯か否かを深夜運転選択手段１が時計装置２により判断し、深夜運転する時間帯であれば、深夜運転釦４が押されるまでかご呼び登録及び戸閉を不可とし、容易に密室状態にならないようにする。 - 特許庁

A pattern generating circuit generates a plurality of the same continuous pattern data of test rate in the generation of a test waveform at a general test rate on the basis of the clock of the test rate generated in a rate generator, and generates a plurality of different continuous pattern data of test rate in the generation of high-speed test waveform.例文帳に追加

パターン発生回路は、レート発生器で発生したテストレートのクロックに基づいて、通常のテストレートでテスト波形を生成するときはテストレートの複数の同じ連続パターンデータを発生し、高速のテスト波形を生成するときはテストレートの複数の異なる連続パターンデータを発生する。 - 特許庁

A system controller 14 includes a decoder 16 for decoding the instruction fetched by the basic instruction processor 11, so as to control a power source control part 51, a clock signal generating part 52, a program counter 53, and a condition flag 54 for the exclusive instruction processor 12 based on the output of the decoder 16.例文帳に追加

システムコントローラ１４は、基本命令プロセッサ１１がフェッチした命令をデコードするデコーダ１６を備え、デコーダ１６の出力に基づいて専用命令プロセッサ１２のための電源制御部５１、クロック信号生成部５２、プログラムカウンタ５３、及び条件フラグ５４を制御する。 - 特許庁

A timing generating circuit 1 judges the timing in which command information and data information appear at a input data signal 8 respectively by counting clock signals 7 from the point of time of rise of a select-signal 6, and generates a command timing signal 12 and a data timing signal 14.例文帳に追加

タイミング発生回路１はセレクト信号６の立ち上り時点からのクロック信号７をカウントすることにより，コマンド情報とデータ情報それぞれが入力データ信号８に現れるタイミングを判断して，コマンドタイミング信号１２とデータタイミング信号１４を発生する。 - 特許庁

To realize a logical synthesis boundary condition processor capable of shortening the processing time of logical synthesis and eliminating the necessity of excess elements for uniforming clock delay in layout design in generating a boundary condition for dividing a logical circuit into modules and performing logical synthesis in each module.例文帳に追加

モジュールに分割して論理合成を行うための境界条件の生成において、論理合成の処理時間の短縮を図るとともに、レイアウト設計でクロック遅延を同一にするための余分な素子を不要とすることを可能にする論理合成の境界条件処理装置を実現する。 - 特許庁

In the quality decision of jitter, the test control circuit 12 controls delay in signals in the window signal generating circuit 11 for setting the window width to a jitter specification value, thus detecting whether the signal change edge in the clock signal DCLK for comparison is within the window by a comparison circuit 13.例文帳に追加

ジッタの良否判定ではテスト制御回路１２はウィンドウ信号生成回路１１内における信号の遅延を制御してジッタ規格値にウィンドウ幅を設定し、比較回路１３により比較用クロック信号ＤＣＬＫの信号変化エッジがウィンドウ内にあるか否かを検出する。 - 特許庁

Terminal equipment between the road and vehicles is provided with a phase locked loop system 9 having a loop generating a demodulation clock synchronized with the phase of a reception signal and a loop system control circuit 7-6 for controlling the phase locked loop system 9 on the basis of reference information including vehicle speed V.例文帳に追加

路車間通信端末装置は、受信信号の位相に同期した復調クロックを発生するループを有する位相同期ループ系９と、車両速度Ｖを含む参照情報に基づいて、位相同期ループ系９を制御するループ系制御回路７−６とを備える。 - 特許庁

The resistance value of the resistance component R is set to a value causing a voltage drop so that when the power generator 100 outputs power generating current above a designated value, the voltage applied to the clock driving circuit 200 by the power generator 100 is not less than the lowest operation start voltage.例文帳に追加

そして、抵抗成分Ｒの抵抗値が、発電機１００が所定値以上の発電電流を出力したときに、発電機１００によって時計駆動回路２００に印加される電圧が最低動作開始電圧以上になるように電圧降下を発生する値に設定されている。 - 特許庁

A gain control value generating circuit 7 compares a bright luminance level control value e, a dark luminance level control value f, and a feedback control value (gn-1); generates a specified step control value S for every clock signal; and adds the step control value to the feedback control value thus obtaining a gain control value gn.例文帳に追加

利得制御値生成回路７は、明輝度レベル制御値ｅと暗輝度レベル制御値ｆと帰還制御値(ｇn−１)とを比較し、クロック信号毎に所定のステップ制御値Ｓを発生させ、ステップ制御値を帰還制御値に加算して利得制御値ｇnを得る。 - 特許庁

A computer whose clock frequency and/or frequency of the operating speed is higher than the Larmor frequency, is used for an operation controller 200 controlling a table and cradle 500 except for data processing section 170 generating an MR image.例文帳に追加

ＭＲＩ処理してＭＲ画像を生成するデータ処理部１７０を除く、テーブルおよびクレードル５００の制御を行う操作制御装置２００内のコンピュータとして、そのクロック周波数、および／または、その動作速度の周波数が、ラーモア周波数より高いコンピュータを用いる。 - 特許庁

The clock control section includes the oscillator circuit for generating the pulses and outputting them and is configured so that the last pulse out of the predetermined number of pulses is output with a logical value immediately after an active edge for allowing the scan path circuit to input/output values maintained.例文帳に追加

前記クロック制御部は、前記パルスを生成して出力する発振回路を有し、かつ、前記所定の数のパルスのうち、最後のパルスを、前記スキャンパス回路が値を入出力するためのアクティブエッジの直後の論理値を保って出力するように構成されている。 - 特許庁

When the timing of generating the alarm is set by a setting operation of a left switch by the player, the player is informed of the arrival of an arranged time of meeting or the like by the alarm at the set timing so that the players can concentrate themselves on the games without paying attention on a clock.例文帳に追加

遊技者が左スイッチを設定操作することに基いてアラームの発生タイミングを設定すると、アラームが設定タイミングで発生することに基いて遊技者に待合せ時間等の到来が報知されるので、遊技者が時計を気にすることなく遊技に集中できるようになる。 - 特許庁

The multiple beam charged particle beam apparatus is provided with a shot timing generating means to control time of emitting an optional charged particle beam to a testpiece, and a means to control a plurality of charged particle beams within one clock so that they may reach the testpiece not at the same time but at different timing.例文帳に追加

所望の荷電粒子線を試料へ照射する時刻を制御する為のショットタイミング発生手段と、１クロック内における複数の荷電粒子線は、同時ではなく異なる時に試料へ到達するように制御する手段とを有するマルチビーム荷電粒子線装置である。 - 特許庁

As a remedy for this, it is made a pulse generator, which adds a reference oscillation clock with a binary adder of the number of bits which ensures necessary resolution, and takes out a logical bit from information about a bit position within a phase register and computes an appropriate pulse generated position thereby generating the set number of pulses.例文帳に追加

この改善策として、基準発振クロックを必要な分解能が得られるビット数の２進加算器で加算し、位相レジスタ中のビット位置情報から論理ビットを取り出し、適正なパルス発生位置を計算することによって設定されたパルス数を発生するパルス発生装置とした。 - 特許庁

A transmission timing adjustment section 53 calculates transmission timing of a symbol sequence to a mobile station so as to obtain a reception timing difference ΔtR having a prescribed value or over when the reception timing difference ΔtR of the symbol sequences from two mobile stations is less than the prescribed value and informs a clock generating section 52 about the transmission timing.例文帳に追加

送出タイミング調整部５３は、２台の移動局からのシンボル列の受信タイミング差ΔｔＲが所定値未満なら、所定値以上となるように、移動局へのシンボル列の送出タイミングを算出し、当該送出タイミングをクロック生成部５２に通知する。 - 特許庁

In the mobile communication system, a master time server 1 for acquiring the GPS time from a GPS satellite 2 and generating a reference clock and a slave time server 4 connected with the master time server 1 by an exclusive line such as an optical fiber are prepared, and the slave time server 4 is provided together in an RNC 3.例文帳に追加

移動通信システムではＧＰＳ衛星２からのＧＰＳ時刻を取得して基準クロックを生成するマスタタイムサーバ１と、マスタタイムサーバ１との間が光ファイバのような専用線で接続されたスレーブタイムサーバ４とを用意し、ＲＮＣ３にスレーブタイムサーバ４を併設する。 - 特許庁

To provide an event detecting circuit which makes it possible to observe a desired state by obtaining the execution timing of one of instructions with previously set addresses and generating an interruption for debugging for a pipeline system processor on which instructions are executed with one clock.例文帳に追加

１クロックで複数命令が実行されるパイプライン方式のプロセッサにおいて、予め設定されたアドレスで複数の命令のいずれかの命令の実行タイミングをとらえてデバッグ用割込みを発生させ所望の状態を観測可能とするイベント検出回路の提供。 - 特許庁

In this system, a multiplying rate of the second PLL 123 for generating a clock signal to the high-speed operation part is changed to make an operation frequency for the high-speed operation part such as a CPU 60, a high-speed bus 70 and an SDRAM 140 in a inspection processing time get higher than that in a usual operation time.例文帳に追加

検査処理時には、ＣＰＵ６０、高速バス７０、及びＳＤＲＡＭ１４０等の高速動作部の動作周波数が通常動作時の動作周波数よりも高くなるように、高速動作部に対するクロック信号を生成する第２ＰＬＬ１２３の逓倍率を変更する。 - 特許庁

By this, even if source voltages 103-n and 104-n that the second power source generating circuit 1-2 controls change (vary), a change (variation) in the frequency of the output clock is smaller than that in such a case that delay times of all the inverting circuits are varied and controlled like before.例文帳に追加

したがって、第２の電源生成回路１−２が制御する電源電圧１０３−ｎ,１０４−ｎが変化(変動)しても出力クロック１００の周波数の変化(変動)は従来のように全ての反転回路の遅延時間を変更制御する場合に比べて小さい。 - 特許庁

A simplified time adjusting unit 120, when detecting, for example, long pushing operation to a time setting switch 56, assumes that the deviation of current time information generated by the RTC clock generating unit 72 is a delay of thirty minutes or less or an advance less than thirty minutes and performs time-setting for the time of zero minute and zero second.例文帳に追加

簡易時刻合せ部１２０は時刻設定スイッチ５６の例えば長押操作を検出した時に、ＲＴＣクロック発生部７２で生成している現在時刻情報のずれを３０分以内の遅れ又は３０分未満の進みと看做して０分０秒の時刻に時刻合せする。 - 特許庁

The semiconductor device includes a power source noise observing circuit 1 for observing power source noise in the semiconductor device, a clock generating circuit 2 in which frequency of generated clocks 301 changes based on an output of the power source noise observing circuit 1, and an operation circuit block 3 to which the generated clocks 301 are inputted.例文帳に追加

半導体装置内の電源ノイズを観測する電源ノイズ観測回路１と、電源ノイズ観測回路１の出力に基づいて、生成クロック３０１の周波数が変化するクロック生成回路２と、生成クロック３０１が入力される演算回路ブロック３と、を備える。 - 特許庁