「clock generating」に関連した英語例文の一覧と使い方(33ページ目) - Weblio英語例文検索

A timing generating circuit 124 generates a clock timing receivable by a CPU at a post stage (not shown) and gives data read in this timing from the FIFO memory in the older order to the CPU.例文帳に追加

タイミング生成回路１２４は、後段の図示しないＣＰＵが受信できるクロックタイミングを生成してＦＩＦＯメモリ１２３から古い順にこのタイミングで読み出されたデータをＣＰＵ側に送出する。 - 特許庁

A reset pulse generating means 2d generates a 1st reset pulse consisting of a plurality of pulses at a prescribed interval and gives the pulse to a reception signal detection means 2a and a clock phase adjustment means 2b.例文帳に追加

リセットパルス発生手段２ｄが、所定間隔の複数のパルスから成る第１リセットパルスを発生し、これを受信信号検出手段２ａおよびクロック位相調整手段２ｂへ送る。 - 特許庁

A reset signal generating section 7 respectively produces reset signals UP-RES, DN-RES, to reset the up-signal UP and the down-signal DN synchronously with leading of a clock signal CKP2.例文帳に追加

リセット信号生成部７は、クロックＣＫＰ２の立ち上がりエッジに同期し、アップ信号ＵＰとダウン信号ＤＮをリセットするためのリセット信号ＵＰ−ＲＥＳ、ＤＮ−ＲＥＳをそれぞれ生成する。 - 特許庁

The first to fifth power switches Sk, 11-Sk, and 51 are driven by clock pulses ϕij which are pulse-modulated based on random signals Ci(t) from a chaos generating circuit 20, whereby switching noise is reduced.例文帳に追加

第１〜第５のパワースイッチＳｋ，１１〜Ｓｋ，５１は、カオス発生回路２０からのランダム信号Ｃｉ（ｔ）に基づいてパルス変調されたクロックパルスφｉｊにより駆動されて、そのスイッチングノイズが低減される。 - 特許庁

A first clock circuit 103, an input and output port 104, a random number generator 150 for generating random numbers or the like, other than a power device 91, are connected to the CPU 102 via an inner bus.例文帳に追加

ＣＰＵ１０２には、電源装置９１の他に、第１クロック回路１０３や、入出力ポート１０４、乱数を生成するための乱数生成器１５０などが内部バスを介して接続されている。 - 特許庁

A frequency controlling part 20 compares the output frequency of the divider 14 with that of a frequency divider 18 and controls the output frequency of an operation clock generating part 22 so as to make the frequencies coincide.例文帳に追加

周波数制御部２０では、分周器１４と分周器１８の出力周波数を比較し、周波数が一致するように動作クロック生成部２２の出力周波数を制御する。 - 特許庁

A low pass filter 22 smoothes a flag signal hf denoting whether or not an unread data amount in a buffer memory 15 exceeds a half the capacity of the memory 15 and gives the smoothed signal to an oscillator 16 for generating a read clock.例文帳に追加

バッファメモリ１５における未読データ量が容量の半分を超えたか否かを表すフラグｈｆをローパスフィルタ２２で平滑化して、読出しクロックを作成する発振器１６に与える。 - 特許庁

In a stand-by mode where the power of the driving power circuit is off and the power of the internal clock generating circuit is on, the second display data sent from the host device is stored in the second storage section of the display data storage section.例文帳に追加

駆動電源回路をパワーオフし内部クロック発生回路をパワーオンするスタンバイモードにて、ホスト装置から送信される第２の表示データが表示データ記憶部の第２記憶部に記憶される。 - 特許庁

To operate temperature correction without generating any performance deterioration of electronic equipment by preventing influence of operation clock to be used for temperature correction processing from having adverse influence on the operation of the electronic equipment.例文帳に追加

温度補正処理に使用する動作クロックの影響が電子機器の動作に悪影響を及ぼさないようにし、これにより機器の性能劣化を起こさずに温度補正を行えるようにする。 - 特許庁

A timing control unit 550 generating a picture data signal and a shift clock signal for shifting this picture data signal is formed on a printed circuit board 500 different from a data driver IC 200.例文帳に追加

画像データ信号及びこの画像データ信号をシフトするためのシフトクロック信号を生成するタイミング制御機５５０を、データドライバＩＣ２００とは異なる印刷回路基板５００に形成する。 - 特許庁

To facilitate a unit test of a clock generating module such as an SSCG, PLL, or DLL, without expanding memory for storing test patterns and expected-value patterns in a semiconductor integrated circuit.例文帳に追加

テストパターンや期待値パターンを蓄えておくメモリを半導体集積回路に増設することなく、ＳＳＣＧ、ＰＬＬ、又は、ＤＬＬ等のクロック生成モジュールの単体試験を容易に可能とする。 - 特許庁

The plural instances of sample data are sampled by the second rise edge of the clock and are made parallel, for generating the second plural instances of parallel data with a second width larger than that of the first width.例文帳に追加

サンプルされたデータの複数インスタンスは、クロックの第２の立上りエッジでサンプルされ、第１の幅より大きい第２の幅の並列データの第２の複数インスタンスを作成するため、並列化される。 - 特許庁

The high-speed serial interface circuit includes first to N-th receiver circuits 10-1 to 10-N, a connection switching circuit 20, a serial/parallel conversion circuit 40, a sampling clock generating circuit 50, and a mapping change circuit 110.例文帳に追加

高速シリアルインターフェース回路は、第１〜第Ｎのレシーバ回路１０-1〜１０-N、接続切り替え回路２０、シリアル／パラレル変換回路４０、サンプリングクロック生成回路５０、マッピング変更回路１１０を含む。 - 特許庁

A pulse generating circuit 110 for a detection circuit generates a signal with pulse width corresponding to each process variation based on a clock signal CLK, and outputs each generated signal to detection circuits 120 to 150.例文帳に追加

検知回路用パルス生成回路１１０が、クロック信号ＣＬＫを各プロセスばらつきの応じたパルス幅の信号を生成し、生成した各信号を検知回路１２０〜１５０に出力する。 - 特許庁

The VCO 210 includes an input part connected to a voltage control node 216 for receiving a voltage signal, and an output part for generating a clock signal that has a frequency dependent on the received voltage signal.例文帳に追加

ＶＣＯ(210)は、電圧制御ノード(216)に接続され電圧信号を受信する入力部と、受信した電圧信号によって決まる周波数のクロック信号を生成する出力部とを有する。 - 特許庁

An unstable oscillation is prevented from being output just after starting oscillating a clock signal generating circuit, a CPU is brought into a halt state during such a period, and power to be consumed during such a period is reduced.例文帳に追加

クロック信号生成回路の発振開始直後の不安定な発振を出力させないようにし、この期間はＣＰＵを停止状態として、この期間に消費する電力を削減する。 - 特許庁

On the basis of clock for test from the input terminal, the test pattern generating means generates the digital signal for test which is based on the test pattern, and supplies the signal to an input side of the DAC.例文帳に追加

テストパターン発生手段は、テスト用クロック信号入力端子からのテスト用クロックに基づいて、前記テストパターンに従ったテスト用ディジタル信号を発生し、ＤＡＣの入力側に供給する。 - 特許庁

In a charge pump device 6 having a charge pump circuit 5 generating boosting voltage supplied to a memory device 7, a pumping pulse based on a system clock is supplied to the charge pump circuit 5.例文帳に追加

メモリ装置７に供給する昇圧電圧を発生するチャージポンプ回路５を有するチャージポンプ装置６において、システムクロックに基づくポンピングパルスをチャージポンプ回路５に供給するようにする。 - 特許庁

To provide a signal processing circuit and a method capable of equally generating the reference timing corresponding to the fluctuation of a frame even in the case that a clock number also fluctuates corresponding to the fluctuation is the length of the frame.例文帳に追加

フレームの長さの変動に応じてクロック数も変動する場合であっても、フレームの変動に応じて均等に基準タイミングを生成できる信号処理回路およびその方法を提供する。 - 特許庁

To provide a master clock generation unit for satellite navigation system, capable of being manufactured with low manufacturing cost and part cost, and further capable of generating a master timing reference signal more accurately.例文帳に追加

低廉な製作コスト及び部品コストで製造することができ、更に、マスタータイミング基準信号をより高精度で生成することのできる衛星ナビゲーションシステムのためのマスタークロック生成装置の提供。 - 特許庁

To make quickly and accurately analyzable the spectrum of an electronic equipment having the generating source of a plurality of clock frequencies as a whole for taking a measure, etc., for efficiently suppressing electromagnetic waves (unnecessary radiation spectrum).例文帳に追加

効率的な電磁波（不要輻射スペクトル）抑制対策等のための、複数のクロック周波数の発生源を有する電子機器のスペクトルの全体としての分析を迅速にかつ正確におこなうこと。 - 特許庁

A CPU 20 converts phase differences Δϕ1, Δϕ2 in response to the registration deviation quantity and a read magnification (m) in time and gives it to a 3-phase clock/phase difference generator 18, which gives a generating timing to a shift pulse.例文帳に追加

ＣＰＵ２０がレジストレーションズレ量と読み取り倍率ｍに応じた位相差Δφ１，Δφ２を時間換算して、３相クロック／位相差発生器１８でシフトパルスの発生タイミングに与える。 - 特許庁

An one-shot pulse is generated at the time of detecting an external clock 11, a capacitive element 28 is charged with electricity in a period generating no one-shot pulses and electricity is discharged from the element 28.例文帳に追加

外部クロック１１の検出時にワンショットパルスを発生させ、そのワンショットパルスが発生されていない期間に容量素子２８を充電し、ワンショットパルスの発生期間に容量素子２８を放電する。 - 特許庁

The communication device comprises a communication part performing communication through a network, a clock part timing a current time, and a processing part generating an HTTP header containing time information from the clock part, generating HTTP data containing address information of a server device managing content and a processing instruction of content, and supplying the HTTP header and the HTTP data to an external device on the network through the communication part.例文帳に追加

ネットワークを介して通信を行う通信部と、現在時刻を計時する時計部と、時計部からの時刻情報を含んだＨＴＴＰヘッダを生成し、コンテンツを管理するサーバ装置のアドレス情報と、コンテンツの処理命令とを含んだＨＴＴＰデータを生成して、ＨＴＴＰヘッダとＨＴＴＰデータとを通信部を介してネットワーク上の外部装置に供給する処理部とをもつ通信装置。 - 特許庁

In the pulse signal generating apparatus comprising a pulse signal generating section to which a predetermined clock signal is transmitted, and which generates a pulse signal by switching a pulse level and a non-pulse level in accordance with the clock, the transmission is cut off so as not to incur the switching while the pulse signal is at the pulse level and until a pulse width of the signal reaches the predetermined width.例文帳に追加

所定のクロック信号が伝達され、該クロックに応じてパルスレベルと非パルスレベルを切り替えることによりパルス信号を生成するパルス信号生成部を備えたパルス信号生成装置において、前記パルス信号がパルスレベルとなっている間であって、該信号のパルス幅が所定幅に達するまでは、前記伝達を遮断して前記切り替えが生じないようにしたパルス信号生成装置とする。 - 特許庁

The method of multiple-screen scans for a display includes steps of (a) generating K horizontal trigger signals within a period in which M lines of horizontal line scan are completed once, (b) generating K clock signals of different phases for triggering K input data, and (c) displaying K input data on the display according to the K horizontal trigger signals and the K clock signals of different phases.例文帳に追加

表示器に応用される多重画面走査方法は、（ａ）Ｍ本の水平ライン走査を１回完成する時間以内にＫ個の水平トリガー信号を生じさせ、（ｂ）Ｋ個の入力データを触発するためのＫ組の位相が相違したクロック信号を生じさせ、（ｃ）Ｋ個の水平トリガー信号とＫ組の位相が相違したクロック信号によって、Ｋ個の入力データを表示器に表示するなどのステップを含む。 - 特許庁

The electronic equipment comprises the crystal oscillator 11 for generating and outputting the first oscillation signal; the atomic oscillator 13 for generating and outputting the second oscillation signal which is more precise than the first oscillation signal; the clock module 12 operating, based on the first oscillation signal and the second oscillation signal; and the thermal separation means for thermally separating the atomic oscillator 13 from the crystal oscillator 11 and the clock module 12.例文帳に追加

第１発振信号を生成し出力する水晶発振器１１と、第１発振信号よりも高精度の第２発振信号を生成し出力する原子発振器１３と、第１発振信号および第２発振信号に基づいて動作する時計モジュール１２と、原子発振器１３と、水晶発振器１１および時計モジュール１２とを、熱的に分離する熱的分離手段と、を備える。 - 特許庁

The placing position is limited such that the clock drivers 13 and 14 generating the CTS are contained only in an area 3 and the end of the H-Tree is connected with the clock drivers 13 and 14 generated by the CTS simultaneously with placement or through simple unidirectional routing.例文帳に追加

ＣＴＳで生成するクロックドライバ１３および１４を領域３内にのみ収めるように配置位置を制限し、Ｈ−Ｔｒｅｅ１５の末端と、ＣＴＳにより生成したクロックドライバ１３および１４との接続は、配置と同時に接続されるかまたは一方向のみ等の単純な配線で接続されるようにしておく。 - 特許庁

The clear control signal generating circuit 150k comprises a count section 160k and a second logic circuit 170 and outputs a clear control signal 106 at a clock cycle at which the count of the counter circuit 100 reaches a prescribed second count by receiving an output signal 105 of the latch means 140 and a clock signal 101.例文帳に追加

クリア制御信号生成回路１５０ｋは、計数部１６０ｋ及び第２論理回路１７０で構成され、ラッチ手段１４０の出力信号１０５と、クロック信号１０１を入力信号とし、カウンタ回路１００のカウント値が所定の第２カウント値になるクロックサイクルで、クリア制御信号１０６を出力する。 - 特許庁

A frequency spread unit 33 modulates a system clock clks generated from an oscillator 32 with a low frequency signal to obtain clock signal clks and a timing generating circuit 21 applies circuit division processing or the like to the clocks clks to generate timing signals required for a CCD, an analog signal processing circuit and an analog/digital converter circuit or the like.例文帳に追加

発振器３２が発生するシステムクロックclkを周波数拡散器３３において低周波で変調してクロックclksとし、タイミング発生回路２１においてクロックclksを分周等することにより、ＣＣＤ、アナログ信号処理回路、Ａ／Ｄ変換回路などに必要なタイミング信号を生成している。 - 特許庁

To provide an electronic clock capable of determining the pointer position without increasing circuits during a period from stop of internal circuits of an electronic clock caused by lowering of a supply voltage to operation reset by charging, realizing arrangement of a generating set and the pointer position having excellent charging efficiency, and using effectively the capacity of a secondary battery.例文帳に追加

電源電圧の低下による電子時計の内部回路の停止から充電による動作復帰にかけて、回路を増加させることなく指針位置を決定し、充電効率の良い発電装置と指針位置の配置を実現し、２次電池の容量を有効に使用する電子時計を提供すること。 - 特許庁

A bottom plate sampling period and a non-overlap period of the clock signal supplied to place the switched capacitor circuit in operation are made adjustable in timing by a control means to avoid a timing failure and a clock signal generating circuit can be constituted without increasing the area of a logic circuit determining the respective periods.例文帳に追加

スイッチドキャパシタ回路を動作させるために供給するクロック信号のボトムプレートサンプリング期間と、ノンオーバーラップ期間を制御手段により、タイミングを調整可能にする事により、タイミング破綻を回避する事が出来、且つ前記それぞれの期間を決定付ける論理素子の面積を増大させる事なく構成できる。 - 特許庁

The reference frequency generating circuit employed for a signal conditioner conducting signal processing is provided with a counter circuit that counts a known gate signal with a system clock signal and a frequency divider that applies frequency division to the system clock signal by using a ratio of the count of the counter circuit to a received data signal for a frequency division ratio.例文帳に追加

信号処理を行うシグナルコンディショナに用いられる基準周波数発生回路において、既知のゲート信号をシステムクロック信号でカウントするカウンタ回路と、このカウンタ回路のカウント値と入力されるデータ信号との比を分周比として前記システムクロック信号を分周する分周器とを設ける。 - 特許庁

Horizontal transfer pulses ϕH1 and ϕH2 and a reset pulse ϕR whose frequencies are high among the driving signals of a CCD 2 are generated by a driving signal generating circuit 11 operating with a clock signal CLK, and the other driving signals whose frequencies are low are generated by a DSP 13 operating with a clock signal MCK, and applied to the CCD 2.例文帳に追加

ＣＣＤ２の駆動信号のうち周波数の高い水平転送パルスφＨ1、φＨ2、リセットパルスφＲはクロック信号ＣＬＫで動作する駆動信号生成回路１１で生成され、周波数の低い他の駆動信号はクロック信号ＭＣＫで動作するＤＳＰ１３で生成され、ＣＣＤ２に与えられる。 - 特許庁

An F/F element 31 provided in an output control circuit 30 of the pulse train generator 100 receives a clock signal CL from a reference clock generating circuit 10, and inverts an output signal from the pulse train generator 100 in each time of leading-up of the signal CL to generate each pulse for constituting a definite pulse train G.例文帳に追加

パルス列生成装置１００の出力制御回路３０に備えたＦ／Ｆ素子３１は、基準クロック生成回路１０からクロック信号ＣＬを受け、この信号ＣＬが立ち上がる度に、パルス列生成装置１００の出力信号を反転させて有限パルス列Ｇを構成する各パルスを生成する。 - 特許庁

The wireless video camera is provided with a compression coding means 20 that applies compression coding to an image signal from a CCD 14, a modulation means 26 that modulates the image signal that is compression-coded, a transmission means 28 that transmits the modulated image signal, and a clock generating means 50 that generated a clock signal supplied to the means above.例文帳に追加

ＣＣＤ１４からの画像信号を圧縮符号化する圧縮符号化手段２０と、圧縮符号化された画像信号を変調する変調手段２６と、変調された画像信号を送信する送信手段２８と、これらに供給するクロック信号を生成するクロック生成手段５０とを有する。 - 特許庁

The recording head substrate includes a plurality of recording element substrates, each of which includes a data supply circuit supplying recording data to a recording element based on a first clock signal having a first frequency and a circuit generating a signal driving the recording element based on a second clock signal having a second frequency.例文帳に追加

第１の周波数をもった第１のクロック信号に基づいて記録データを記録素子へ供給するデータ供給回路と、第２の周波数をもった第２のクロック信号に基づいて記録素子を駆動する信号を生成する回路とを備える記録素子基板を複数備える記録ヘッド基板。 - 特許庁

A PWM signal generating circuit includes non-inverting elements 31 and inverting elements 32, and further includes a counter 11 to start counting at the rise of a clock signal, a counter 12 to start counting at the fall of the clock signal, comparison circuits 21, 22 and a multiplexer 20, and these components are controlled by a PWM control means 10.例文帳に追加

ＰＷＭ信号生成回路は、非反転素子３１と、反転素子３２とを備え、クロック信号の立上りでカウントするカウンタ１１と、クロック信号の立下りでカウントするカウンタ１２と、比較回路２１、２２と、マルチプレクサ２０とを備え、これらはＰＷＭ制御手段１０によって制御される。 - 特許庁

A prediction logical unit to predict one or many already set properties is installed, which of the memory units is to be clocked during execution of an access is selected by a clock generating logical unit corresponding to the properties that are predicted and already set and a clock signal is transmitted to the memory unit.例文帳に追加

１個または多数個の予め定められた属性を予想するために予想論理装置が配置され、そしてクロック発生論理装置が予想され予め定められた属性に応答して、アクセスの実行の期間中にメモリ・ユニットのどの１つがクロックされるべきかを選定し、そしてそのメモリ・ユニットにクロック信号を送る。 - 特許庁

A pixel clock controlling circuit 23 makes the transition timing of pixel clocks variable based on the comparison result between phase data 21 that instruct the transition timing and high frequency clocks generated by a high frequency clock generating circuit 20 and beam spot position is corrected by inputting the signals, in which the phases of the pixel clocks are shifted, into a light source 24.例文帳に追加

遷移タイミングを指示する位相データ２１と、高周波クロック生成回路２０で生成された高周波クロックとの比較結果を基に、画素クロック制御回路２３は画素クロックの遷移タイミングを可変にし、画素クロックの位相をシフトさせた信号を光源２４に入力することにより、ビームスポット位置を補正する。 - 特許庁

Information data read from a master optical disk 300 by the read drive 100 of an EFM signal transmitter 100 are modulated into an EFM data stream by a CPU 120, and outputted as an EFM signal according to a channel clock supplied from an EFM output circuit 130 by a channel clock generating means 140.例文帳に追加

ＥＦＭ信号送出装置１００の読み取りドライブ１１０がマスターの光ディスク３００から読み取った情報データは、ＣＰＵ１２０でＥＦＭデータストリームに変調され、ＥＦＭ出力回路１３０からチャンネルクロック生成手段１４０が供給するチャンネルクロックに従ったＥＦＭ信号として出力される。 - 特許庁

The semiconductor storage device includes a temperature sensor 12 for detecting the internal temperature of the device, an oscillator 13 generating a clock signal, and a latch circuit 11 for performing the driving based on the clock signal of the oscillator 13 and temporally latching temperature data from the temperature sensor 12 at the time when a command from an external controller is received.例文帳に追加

装置内部の温度を検出する温度センサ１２と、クロック信号を発生するオシレータ１３と、オシレータ１３のクロック信号に基づいて駆動するとともに、外部のコントローラからのコマンドを受けたときにその時点での温度センサ１２からの温度データを一時的にラッチするラッチ回路１１と、を備える。 - 特許庁

A pipelined data processor with instruction-initiated power management control in which a plurality of subcircuits, including a pipeline subcircuit and a circuit for generating and controlling at least one clock signal respond to at least one control signal by selectively disabling a clock signal to the pipeline subcircuit.例文帳に追加

信号開始によるパワー管理制御を備えたパイプライン型データプロセッサであって、パイプラインサブ回路を含む複数のサブ回路と、少なくとも１つのクロック信号を生成し制御する回路とが、パイプラインサブ回路へのクロック信号を選択的にディスエーブルすることによって少なくとも１つの制御信号に応答する。 - 特許庁

The print clock generating circuit of laser printer is provided, at the post-stage of a decision circuit 102 in the clock transmitting direction, with a sub-decision circuit 10 for imparting a priority to each output from the decision circuit and resetting only one output from the decision circuit to '1' when a plurality of outputs from the decision circuit are '1'.例文帳に追加

クロック送信方向で判定回路１０２の後段に、判定回路のそれぞれの出力に対し優先順位を与え、判定回路の出力が複数“１”となっている場合に、ひとつだけ“１”にしなおす働きをする副判定回路１０３を設けたこレーザプリンタの印刷クロック発生回路とする。 - 特許庁

When the transmission rate of the optical pulse signal is different from a designed value of the transmission rate capable of clock signal extraction in the clock signal/feed-back signal generating unit and smaller than this transmission rate, the pulse width of the received optical pulse signal is compressed and generated as a narrow light pulse signal 21 with narrow half value width in pulse time waveform.例文帳に追加

光パルス信号の伝送レートが、クロック信号/帰還信号生成部がクロック信号抽出を可能とする伝送レートの設計値と異なり、この伝送レートよりも小さな場合、受信した光パルス信号のパルス幅を圧縮して、パルスの時間波形の半値幅が狭い狭光パルス信号21として出力する。 - 特許庁