「clock generating」に関連した英語例文の一覧と使い方(18ページ目) - Weblio英語例文検索

To generate two clock signals whose frequencies are different by using one oscillation source for generating a clock signal whose frequencies are relatively low in low power consumption.例文帳に追加

比較的低い周波数のクロック信号を発生する１つの発振源を用いて、２つの異なった周波数のクロック信号を低消費電力で発生させる。 - 特許庁

To reduce influence of periodicity of a modulation signal used for generating a spread spectrum clock on an image, when drawing the image by using the spread spectrum clock.例文帳に追加

スペクトラム拡散クロックを用いて画像を描画する場合に、スペクトラム拡散クロックの生成に用いる変調信号の周期性が画像に与える影響を小さくする。 - 特許庁

To perform the operation of a CR (cyclic redundancy check) code based upon an arbitrary generating polynomial with one clock.例文帳に追加

この発明は、任意の生成多項式に基づくＣＲＣ符号の演算を１クロックで行うことを目的とする。 - 特許庁

To reduce electric power consumption for an apparatus such as a printer using a frequency-diffused oscillator as a clock generating means.例文帳に追加

クロック生成手段に周波数拡散発振器を用いたプリンター等の機器の消費電力を低下させる。 - 特許庁

To provide an image signal processor capable of operating an address generating part by a clock of a low frequency.例文帳に追加

低い周波数のクロックでアドレス生成部を動作させることが可能な画像信号処理装置を提供する。 - 特許庁

This signal generating part determines the number of valid cycles of the second access signal according to the frequency information of the clock.例文帳に追加

信号生成部は、クロックの周波数情報に応じて、第２のアクセス信号の有効サイクル数を決定する。 - 特許庁

The disclosed device comprises power consumption calculating means, power consumption comparing means and clock tree generating means.例文帳に追加

開示の装置は、消費電力算出手段と、消費電力比較手段と、クロックツリー生成手段とを備える。 - 特許庁

To provide a clock generating circuit provided with timing adjustment circuit that can integrate a logic IC (LSI) or the like.例文帳に追加

論理ＩＣ（ＬＳＩ）などの組み込みが可能なタイミング調整機能を備えたクロック発生回路を提供する。 - 特許庁

To provide a phase-modulated decode clock generating circuit which can be easily integrated in a simple configuration of a digital circuit.例文帳に追加

デジタル回路化された簡単な構成で集積化容易な位相変調デコードクロック生成回路を提供する。 - 特許庁

METHOD FOR GENERATING CLOCK SIGNAL IN ACCURATE PHASE FROM INPUTTED OPTICAL SIGNAL, AND OPTICAL RECEIVER FOR THE SAME例文帳に追加

光入力信号から正確な位相のクロック信号を発生する方法、およびそのための光受信機 - 特許庁

To provide a device for generating a clock and reproducing an address even to a disk wobbling partly in different frequencies.例文帳に追加

ウォブリング周波数が部分的に異なるディスクに対しても、クロック生成とアドレス再生する装置を提供する。 - 特許庁

To provide a signal generator capable of generating a sequence of digital values according to a reference clock signal.例文帳に追加

基準クロック信号に従ってデジタル値のシーケンスを生成することのできる信号発生器を提供する。 - 特許庁

To provide a semiconductor integrated circuit capable of generating a polyphase high frequency clock wherein phases are uniformly shifted.例文帳に追加

位相が均等にシフトした多相の高周波クロックを生成可能な半導体集積回路を提供する。 - 特許庁

Finger valid/invalid information from the level measurement circuit 7 stops the operation clock to the timing generating circuit 17.例文帳に追加

レベル測定回路７からフィンガー有効/無効情報によりタイミング生成回路１７への動作クロックを停止する。 - 特許庁

The clock generating circuit 1 and the logical circuit 2 are powered from a power source supply means 4.例文帳に追加

クロック生成回路１及び論理回路２はいずれも電源供給手段４から電源が供給されている。 - 特許庁

To provide a ring oscillator, its method and its system capable of generating a clock signal with a high frequency.例文帳に追加

高周波数のクロック信号を発生することができるリングオシレータ、その方法及びそのシステムを供給する。 - 特許庁

To provide a packet transfer device for generating a reproducing sampling clock by receiving a packet containing event sequence data.例文帳に追加

イベントシーケンスデータを含むパケットを受信し、再生サンプリングクロックを生成するパケット転送装置を提供する。 - 特許庁

To permit the constitution of a clock generating circuit without providing with a buffer circuit for supplying power source.例文帳に追加

電源を供給するためのバッファ回路を設けることなくクロック生成回路を構成することができる。 - 特許庁

OSCILLATION CIRCUIT, CONSTANT VOLTAGE GENERATING CIRCUIT, SEMICONDUCTOR DEVICE, AND MOBILE ELECTRONIC DEVICE PROVIDED WITH THEM AND CLOCK例文帳に追加

発振回路、定電圧発生回路、半導体装置、及びこれらを具備した携帯用電子機器および時計 - 特許庁

To provide a delay synchronous loop capable of generating multiple clock signals having different phases from one another.例文帳に追加

互いに異なる位相を有した複数個のクロック信号を発生することができる遅延同期ループを提供する。 - 特許庁

To provide an electronic apparatus incorporating a CR oscillation circuit for generating a clock signal with high oscillation accuracy.例文帳に追加

発振精度の高いクロック信号を生成するＣＲ発振回路を内蔵した電子装置を提供する。 - 特許庁

A second timing signal generating circuit 4 generates a non-periodic pulses synchronized with clock signals CLKI_2-4.例文帳に追加

第２のタイミング信号発生回路４は、クロック信号ＣＬＫＩ＿２〜４に同期した非周期的なパルスを生成する。 - 特許庁

To provide a method of generating an internal clock for a semiconductor memory device and the semiconductor memory device using the same.例文帳に追加

半導体メモリ装置の内部クロック生成方法及びこれを利用した半導体メモリ装置を提供すること。 - 特許庁

This clock reproducing device has a phase locked loop for receiving a transmitted data signal and generating an output clock signal, and a frequency detection circuit 10 for receiving output clock and reference clock and generating a frequency error signal, and adds the frequency error signal to the phase error signal of the phase locked loop when the frequency error signal is large.例文帳に追加

伝送されたデータ信号を受信し、出力クロック信号を生成する位相ロックループと、前記出力クロックおよび基準クロックをを受信し周波数誤差信号を生成する周波数検出回路１１０を有し、周波数誤差信号が大きい場合は前記位相ロックループの位相誤差信号に周波数誤差信号を加算する。 - 特許庁

To provide a ring oscillator capable of generating CML level clock signals, which is oscillated by a plurality of buffers having a cross-coupled structure, and to provide a multi-phase clock correction circuit capable of generating a multi-phase clock signal with a desired frequency and predetermined phase differences by correcting reference phase clock signals.例文帳に追加

クロスカップル構造を有する複数のバッファを備えて発振し、ＣＭＬレベルのクロック信号を生成することのできるリング発振器を提供し、また、基準位相クロック信号を補正して希望の周波数、及び互いに予め定められた位相差を有するマルチ位相クロック信号を生成することのできるマルチ位相クロック補正回路を提供する。 - 特許庁

The frequency correction circuit includes: a reset signal generating circuit 24; a frequency correction data latch circuit 25 for latching and holding frequency correction data ZP1, ZP2 respectively generated by first and second zapping circuits 21, 22 on the basis of a latch clock ZCLK; and a latch clock generating circuit 26 for generating the latch clock ZCLK.例文帳に追加

周波数補正回路は、リセット信号発生回路２４、第１のザッピング回路２１及び第２のザッピング回路２２によってそれぞれ発生された周波数補正データＺＰ１，ＺＰ２をラッチクロックＺＣＬＫに基づいてラッチして保持する周波数補正データラッチ回路２５、ラッチクロックＺＣＬＫを発生するラッチクロック発生回路２６を備えている。 - 特許庁

Each slave apparatus 200 adjusts an input signal voltage of a clock generating section 206 in own apparatus, on the basis of the carrier adjustment signal Creg received from the master apparatus 100 so as to match an oscillated frequency fs of the main clock generating section 206 of its own apparatus with the oscillated frequency fm of a main clock generating section 102 of the master apparatus 100.例文帳に追加

各スレーブ装置２００は、マスタ装置１００から受信したキャリア調整信号Ｃｒｅｇに基づいて、自装置内のクロック生成部２０６の入力信号電圧を調整することにより、自装置内のメインクロック生成部２０６の発振周波数ｆｓをマスタ装置１００のメインクロック発生部１０２の発振周波数ｆｍと一致させる。 - 特許庁

This transmission unit 1 includes a transmission pulse signal generating circuit 5 which generates a transmission pulse signal d having pulses corresponding to a plurality of clock signals Clk generated in a clock signal generating circuit 8, existing between a first pulse and a second pulse which are generated in an edge pulse generating circuit 6.例文帳に追加

送信ユニット１は、エッジパルス生成回路６で生成された第１パルスと第２パルスとの間にクロック信号生成回路８で生成された複数のクロック信号Ｃｌｋに対応するパルスが存在する送信パルス信号ｄを生成する送信パルス信号生成回路５を含む。 - 特許庁

The PN system generating means as a random number generating device operating based on a prescribed clock (clk1) is allowed to execute an arithmetic operation, for example, exclusive OR arithmetic operation with the generated random number of the PN system generating means operating with another clock in a prescribed timing, and to output a random number.例文帳に追加

所定クロック（ｃｌｋ１）に基づいて動作する乱数発生装置としてのＰＮ系列発生手段に対して、他のクロックで動作するＰＮ系列発生手段の発生乱数との演算、例えば排他論理和演算を所定タイミングで実行させて出力乱数とする。 - 特許庁

A clock signal generating device or the like includes a second control section: in which, when a target frequency is changed, a voltage to be applied to a clock signal generating section is sequentially changed using intervals preset within a preset period and preset change values in place of a first control section, and a frequency of a clock signal newly generated by the clock signal generating section is made to be closer to the target frequency.例文帳に追加

クロック信号生成装置等は、目標周波数が変更されると、第１制御部の代わりに、予め設定されている期間内に予め設定されている間隔かつ予め設定されている変更値で、クロック信号生成部に印加する電圧を順次変更し、クロック信号生成部が新たに生成するクロック信号の周波数を目標周波数に近づかせる第２制御部を備える。 - 特許庁

The optical switch control part 14 includes: a clock generating part 43 for generating a plurality of local clocks of different phases; and a selector part 44 for selecting a local clock having the smallest phase difference with the received optical packet from the plurality of local clocks.例文帳に追加

光スイッチ制御部１４は、複数の異なる位相のローカルクロックを生成するクロック生成部４３と、該複数のローカルクロックから、受信した光パケットとの位相差が最も小さいローカルクロックを選択するセレクタ部４４とを備える。 - 特許庁

Since a clock information calibrating part 83 is operated when protection is released by a protection establishment releasing part 84, it performs the calibrating of data and time information with respect to a clock information generating part 81 for generating data and time information.例文帳に追加

時計情報校正部８３は、プロテクト設定解除部８４によりプロテクト解除されたときに動作するもので、日付時刻情報を生成する時計情報生成部８１に対して、日付時刻情報の校正を行う。 - 特許庁

A clock generating unit 7 is provided for generating an operational clock signal for a period, when communications can be conducted with external devices by transmitting data placed over the radio waves and a power- down signal for a period, when communications cannot be conducted, respectively, based on a control signal.例文帳に追加

データを電波に乗せて外部装置と通信可能な通信可能期間のための動作クロック信号と、非通信期間のためのパワーダウンクロック信号とをそれぞれ制御信号に基づいて生成するクロック生成部７を設ける。 - 特許庁

On the other hand, a reference clock with speed higher than test signal is inputted into the waveform generating section 106 and the output from the waveform generating section 106 and the reference clock are inputted into DAC107 to generate test signal of semiconductor integrated circuit.例文帳に追加

そして、波形生成部１０６には、テスト信号より高速な基準クロックが入力され、波形生成部１０６の出力と基準クロックとがＤＡＣ１０７に入力され、半導体集積回路のテスト信号が生成される。 - 特許庁

The scan test circuit includes: a plurality of flip-flops connected in parallel to the scan chain; a clock generation circuit generating a clock supplied to the flip-flop; and a phase delay buffer for input of a clock supplied to the first flip-flop and for output of a clock supplied to the second flip-flop.例文帳に追加

スキャンチェインに並列接続される複数のフリップフロップと、フリップフロップに供給するクロックを発生するクロック発生回路と、第１のフリップフロップに供給するクロックを入力し、第２のフリップフロップに供給するクロックを出力する位相遅延バッファとを備えたスキャンテスト回路。 - 特許庁

A first clock signal CK1 outputted from the first programmable frequency divider 40 is defined as a reference clock signal for generating the stereo composite signal S2, and a second clock signal CK2 outputted from the second programmable frequency divider 42 is defined as a reference clock signal of the PLL circuit.例文帳に追加

第１プログラマブル分周器４０から出力される第１クロック信号ＣＫ１を、ステレオコンポジット信号Ｓ２を生成するための基準クロック信号とし、第２プログラマブル分周器４２から出力される第２クロック信号ＣＫ２を、ＰＬＬ回路の基準クロック信号とする。 - 特許庁

To provide 5 clock generating circuit which can generate a clock enabling accurate delivery of data even if the phase of an input clock is not stable in a semiconductor integrated circuit for communication having a buffer for fetching input data, based on an input clock, and outputting the data.例文帳に追加

入力クロックに基づいて入力データを取り込んで出力するバッファを有する通信用半導体集積回路において、入力クロックの位相が安定していない場合においても正確なデータの受渡しを可能にするクロックを生成可能なクロック生成回路を提供する。 - 特許庁

Only for a specified pixel clock in a data region constituted of a plurality of continuous pixel clocks, phase correction of pixel clock is performed at the timing of a clock signal from a high frequency clock generating means and its correction start timing is differentiated for each data region of different time series.例文帳に追加

複数の連続した画素クロックから構成されるデータ領域の特定の画素クロックのみに対し、画素クロックの位相の補正を、高周波クロック生成手段からのクロック信号のタイミングにより行い、且つ、その補正開始タイミングを時系列の異なる上記データ領域毎に異ならせる。 - 特許庁

The clock signal generating portions count the clock of an internal self-propelled clock source 1-4, and input the low-level signal to reset terminals of flip-flop circuits 1-12 and 1-22 in a timing less than one cycle of the slave synchronization clock signal to make them forcibly output the low-level signal.例文帳に追加

クロック信号生成部は、内部自走クロック源１−４のクロックをカウントして従属同期クロック信号の１周期未満のタイミングでローレベル信号をフリップフロップ回路１−１２，１−２２のリセット端子に入力して強制的にローレベル信号を出力させる。 - 特許庁

The delay clock generating circuit has a plurality of delay buffers interconnected in series, inputs the clock signal that is input into the calculating circuit, propagates the plurality of delay buffers, delays the phase of the clock signal by a phase delay amount, and outputs a delay clock signal.例文帳に追加

遅延クロック生成回路は、直列に接続される複数の遅延バッファを備え、算出回路に入力される前記クロック信号を入力し、複数の遅延バッファを伝搬させて、前記クロック信号を位相遅延量だけ位相を遅延して、遅延クロック信号を出力する。 - 特許庁

A reset control circuit 201 outputs a reset signal to a frequency dividing clock generating circuit 103, so as to allow the rising timing of the clock to be an operation clock in a demodulating circuit 104 not to coincide with the falling timing of the sampling clock in the A/D converting circuit 101.例文帳に追加

また、復調回路１０４における動作クロックとなるクロックの立ち上がりのタイミングがＡ／Ｄ変換回路１０１のサンプリングクロックの立ち下がりのタイミングに一致しないように、リセット制御回路２０１が分周クロック生成回路１０３にリセット信号を出力する。 - 特許庁

A multithread processor which outputs a clock frequency control signal to a clock generating circuit and inputs a processor operating frequency generated in the clock generation circuit, schedules at least one thread in fixed cycles based upon the clock frequency control signal irrelevantly to the processor operating frequency.例文帳に追加

クロック生成回路へクロック周波数制御信号を出力し、クロック生成回路で生成されたプロセッサ動作周波数を入力するマルチスレッドプロセッサにおいて、そのクロック周波数制御信号に基づいて、少なくとも１つのスレッドをプロセッサ動作周波数によらず、一定周期でスケジュールする。 - 特許庁

The pin reduction type debug tool 110 includes: a second clock generation circuit 170 generating a clock of the same baud rate as the first clock generation circuit; and a second asynchronous communication control circuit 180 performing communication control for performing transmission/reception of the debugging data with the target system by asynchronous type serial data transmission with the clock generated by the second clock generation circuit as an operation clock.例文帳に追加

省ピン型のデバッグツール１１０は、第１のクロック生成回路と同じボーレートのクロックを生成する第２のクロック生成回路１７０と、 第２のクロック生成回路で生成されたクロックを動作クロックとして、前記ターゲットシステムとのデバッグ用のデータの送受信を非同期式のシリアルデータ伝送で行うための通信制御を行う第２の非同期通信制御回路１８０とを含む。 - 特許庁

The semiconductor device has a PLL circuit 11 for generating a PLL output clock by multiplying an oscillation clock, an internal circuit 13 which operates based on the PLL output clock and an oscillation stop detection circuit 12 for detecting the stop of the oscillation clock based on the oscillation clock and the PLL output clock and outputting the detected result to the internal circuit 13.例文帳に追加

本発明にかかる半導体装置は、発振クロックを逓倍したＰＬＬ出力クロックを生成するＰＬＬ回路１１と、ＰＬＬ出力クロックに基づいて動作する内部回路１３と、発振クロックとＰＬＬ出力クロックに基づいて発振クロックの停止を検出し、検出した結果を内部回路１３へ出力する発振停止検出回路１２と、を有するものである。 - 特許庁

An A1/A2 signal generating block 11 receives a basic clock signal of a frequency of 25 MHz, generates clock signals A1, A2 with a frequency of 12.5 MHz, selects either of the cock signals and outputs the selected clock signal.例文帳に追加

Ａ１／Ａ２信号発生ブロック１１は、周波数２５ＭＨｚの基本クロック信号を入力し、周波数１２．５ＭＨｚのクロック信号Ａ１およびＡ２を生成し、いずれか一方のクロック信号を選択して出力する。 - 特許庁