「clock generating」に関連した英語例文の一覧と使い方(15ページ目) - Weblio英語例文検索

PLL of a symbol clock-generating circuit 42 generates the symbol clock from the signal supplied from the amplitude value extractor and outputs it to a data deciding circuit 43.例文帳に追加

シンボルクロック生成回路４２のPLLは、振幅値抽出器より供給された信号からシンボルクロックを生成し、データ判定回路４３に出力する。 - 特許庁

Thereby, the synchronous clock carrying out phase synchronization with the reference phase on the disk and carrying out frequency synchronization with the wobble signal is generated in the clock signal generating circuit.例文帳に追加

これによりクロック生成回路において、ディスク上の基準位相に位相同期し、かつウォブル信号に周波数同期した同期クロックを生成する。 - 特許庁

The multi-rate clock signal extractor 112 as the invention includes an optical pulse compression unit 20, a light modulation unit 50, and a clock signal/feedback signal generating unit 100.例文帳に追加

この発明のマルチレートクロック信号抽出装置112は、光パルス圧縮部20と、光変調部50とクロック信号/帰還信号生成部100を具えて構成される。 - 特許庁

Measuring precision of N-times is obtained compared with the case where the clock signal generated by the clock signal generating means is counted by the counter means.例文帳に追加

これによって、クロック信号発生手段によって発生したクロック信号をカウンタ手段でカウントする場合に比較してＮ倍の測定精度を得る。 - 特許庁

The shift register 16 shifts the data thus set according to a clock of 7200 Hz from a shift register drive clock generating section 18 and outputs the shifted data in serial.例文帳に追加

シフトレジスタ１６は、セットされたデータをシフトレジスタ駆動クロック発生部１８からの７２００Ｈｚのクロックに従ってシフトし、シリアル出力する。 - 特許庁

A clock generating circuit 8 and a PLL circuit 10 generate a clock from the first wobble signal, and supply it to a control circuit 4 and the recording and reproducing circuit 5.例文帳に追加

クロック生成回路８及びＰＬＬ回路１０は、第１ウォブル信号からクロックを生成し、制御回路４と記録再生回路５に供給する。 - 特許庁

A counter circuit 14 counts a pulse PCLK from a ring oscillator 13 in one cycle of a reference clock SCLK from a reference clock generating circuit 11.例文帳に追加

カウンタ回路１４は、基準クロック発生回路１１からの基準クロックＳＣＬＫの１周期内において、リングオシレータ１３からのパルスＲＣＬＫをカウントする。 - 特許庁

To provide a sampling clock generation circuit generating a sampling clock which is not affected by a phase inversion of a color burst signal based on the color burst signal.例文帳に追加

カラーバースト信号の位相反転により影響を受けないサンプリングクロックをそのカラーバースト信号に基づいて生成するサンプリングクロック生成回路を提供。 - 特許庁

A clock generating circuit 102 generates polyphase clocks CK1-CKn each consisting of a plurality of phase clocks having the same clock frequency and different phases.例文帳に追加

クロック生成回路１０２は、クロック周波数が同一で位相の互いに異なる複数相のクロックからなる多相クロックＣＫ１〜ＣＫｎを生成する。 - 特許庁

To provide a tracking solar power generating device capable of automatically correcting the error of its built-in clock and a method for correcting its built-in clock for error.例文帳に追加

時計の誤差を自動的に修正することのできる追尾型太陽光発電装置及びその内蔵時計の誤差修正方法を提供する。 - 特許庁

To achieve transfer of multi-channel data in a MOST (media-oriented system transport) network, while eliminating the need for a clock/command generating circuit that generates I2S-bit clock, or the like.例文帳に追加

Ｉ２Ｓビットクロックを生成するクロック／コマンド生成回路などを不要としながら、ＭＯＳＴネットワークでのマルチチャネルデータの転送を実現する。 - 特許庁

The phase comparator 18, a loop filter 19, a VCO (Voltage Controlled Oscillator) 20 and a frequency divider 21 configure a PLL (Phase Locked Loop) for generating the reference clock STC (System Time Clock) of 27 MHz.例文帳に追加

位相比較器１８、ループフィルタ１９、ＶＣＯ２０および分周器２１が２７ＭHzの基準クロックＳＴＣを生成するためのＰＬＬを構成する。 - 特許庁

A timing signal S4 of the imaging device 11 and a clock signal S5 of an A/D converter 12 are generated upon receipt of the clock signal S1 by the timing generating circuit 14.例文帳に追加

タイミング発生回路１４はそれを受けて撮像素子１１のタイミング信号Ｓ4 とＡ／Ｄ変換器１２のクロック信号Ｓ5 を生成する。 - 特許庁

To reduce a clock skew, without generating redundant detour wiring, in layout generation for a clock distribution circuit that includes a re-convergence branch structure.例文帳に追加

再収斂分岐構造を含むクロック分配回路のレイアウト生成において、冗長な迂回配線を生じさせることなく、クロックスキューを低減可能にする。 - 特許庁

The clock generating part 130 receives the period control signal and generates a refresh clock whose period is calibrated in accordance with the operation temperature of the semiconductor memory device.例文帳に追加

クロック発生部１３０は、周期制御信号を受信して半導体メモリ装置の動作温度に応じて周期が調節されるリフレッシュクロックを発生する。 - 特許庁

Respective red, green and blue video data stored in a memory 31 are read according to the clock generated from the clock signal generating circuit 34.例文帳に追加

クロック信号発生回路３４により発生されるクロックに従い、メモリ３１に記憶されている赤、緑、および青の、それぞれの映像データが読み出される。 - 特許庁

A clock generating circuit for an inside logic synchronizes with (CLK) of PLL1 by inputting (RST) and outputs (CTR) from a clock counter circuit 2.例文帳に追加

内部ロジック用のクロック生成回路は、（ＲＳＴ）の入力によりＰＬＬ１の（ＣＬＫ）に同期し、クロックカウンタ回路２から（ＣＴＲ）を出力する。 - 特許庁

When the wavelength of the incident light L becomes a preset wavelength λref, the period clock generating means 80 outputs a period clock signal T_CLK.例文帳に追加

周期クロック生成手段８０は入射された光Ｌの波長が設定波長λｒｅｆになったとき、周期クロック信号Ｔ_CLKを出力する。 - 特許庁

An over-sampling circuit 20 uses a reference clock signal CLK from a clock generating circuit 10 to apply 4-times over-sampling to inputted serial data.例文帳に追加

オーバサンプリング回路２０は、クロック生成回路１０からの基準クロック信号ＣＬＫを用いて、入力されたシリアルデータに対して４倍のオーバサンプリングを行う。 - 特許庁

Thus, the clock signal generating apparatus selectively uses the RF signal or the wobble signal to generate the clock signal suitable for reproducing various recording media.例文帳に追加

これにより、ＲＦ信号又はウォッブル信号を選択的に用い、種々たる記録媒体の再生に好適なクロック信号を生じることができる。 - 特許庁

A NAND circuit 11 of a signal generating circuit 10 inputs a delay basic clock gate signal Gd, via a basic clock gate G and a delay circuit 13.例文帳に追加

信号発生回路１０のナンド回路１１は基本クロックゲート信号G と遅延回路１３を介して遅延基本クロックゲート信号Gdを入力する。 - 特許庁

This circuit for generating a clock signal includes two output ends to provide first and second clock signals in response to first and second input signals, respectively.例文帳に追加

クロック信号発生回路は、それぞれ第１及び第２入力信号により第１及び第２クロック信号を提供する二つの出力端を備える。 - 特許庁

The clock generating circuit 10 which generates the output clock signal by multiplying an input signal having the prescribed frequency by a prescribed multiplication ratio is provided.例文帳に追加

所定の周波数を有する入力信号を所定の逓倍比で逓倍して出力クロック信号を生成するクロック生成回路１０を提供する。 - 特許庁

The circuit 14 has complementary 1st and 2nd clock inputs and includes a differential amplifier generating a clock receiver output 20.例文帳に追加

クロック受信装置回路（１４）は、相補形の第１及び第２クロック入力を有し、クロック受信装置出力（２０）を生成する差動増幅器を含む。 - 特許庁

A clock generating circuit 12 generates a scanning clock by which the frame frequency fv of a video signal is made four times the commercial power flip-flop f_a)/a frequency of an odd number.例文帳に追加

クロック生成回路１２は、映像信号のフレーム周波数ｆvが（商用電源周波数ｆ_aの４倍)/奇数になる走査クロックを生成する。 - 特許庁

A semiconductor device is provided including a plurality of function modules divided according to function, a clock generating circuit for generating clocks to be supplied to the function modules, and a clock control circuit for supplying the clock signals generated by the clock generating circuit to the function modules according to a clock supply enable signal input from the outside for each of the function modules.例文帳に追加

機能により複数に分割された機能モジュールと、上記機能モジュールの夫々に供給されるクロック信号を生成するクロック発振回路と、外部から入力される上記機能モジュールの夫々に対するクロック供給イネーブル信号に従って、上記クロック発振回路の生成するクロック信号を上記機能モジュールの夫々に供給するクロック制御回路を含む半導体装置を提供する。 - 特許庁

RING OSCILLATING CIRCUIT, DELAYED TIME MEASURING CIRCUIT, TEST CIRCUIT, CLOCK SIGNAL GENERATING CIRCUIT, IMAGE SENSOR, PULSE GENERATING CIRCUIT, SEMICONDUCTOR INTEGRATED CIRCUIT AND ITS TESTING METHOD例文帳に追加

リング発振回路、遅延時間測定回路、テスト回路、クロック発生回路、イメージセンサ、パルス発生回路、半導体集積回路、及び、そのテスト方法 - 特許庁

To provide a musical performance clock generating device capable of generating musical performance clocks being in tune with progress of a musical piece in any of musical pieces stably and to provide a data reproducing device, a musical performance clock generating method, a data reproducing method, and a program.例文帳に追加

どのような楽曲においても、安定して楽曲の進行にあわせた演奏クロックを生成することができる演奏クロック生成装置、データ再生装置、演奏クロック生成方法、データ再生方法およびプログラムを提供すること。 - 特許庁

Also, the frequency of the pilot signal detecting clock is corrected at the time of the particular reproduction in such a manner that a reproduction clock obtained from a reproduction clock generating circuit 62 is applied to a correction circuit 61 for detecting the tracking error.例文帳に追加

また、特殊再生時には、再生クロック生成回路６２から得られる再生クロックをトラッキング誤差検出用補正回路６１に与え、パイロット信号検出クロックの周波数を補正する。 - 特許庁

A clock generating circuit 18 generates a clock signal HCK used as the operating reference of the horizontal drive circuit 17, and a clock signal 2HCK having a time period and a pulse width of two times as large as the HCK.例文帳に追加

クロック生成回路１８は、水平駆動回路１７の動作基準となるクロック信号ＨＣＫと、これに対して周期が二倍でかつパルス幅が二倍のクロック信号２ＨＣＫとを生成する。 - 特許庁

The clock generation control part 10 changes the control method (start and stop) of the clock to the clock generating part 11 based on a time when the decoding processing to be performed by the arithmetic part 12 ends.例文帳に追加

クロック生成制御部１０は演算部１２で行う復号化処理が終了した時刻に基づいて、クロック生成部１１に対するクロックの制御方法（起動及び停止）を変化させる。 - 特許庁

To provide a clock recovery information generating circuit and a clock recovery circuit wherein clock information transmitted from a transmission side can be made small in volume while making the total cumulative value of video image clocks serve as a control input.例文帳に追加

映像クロックの総累積値を制御入力としながら、送信側から伝送するクロック情報を小さくすることができるクロック再生情報生成回路及びクロック再生回路を提供する。 - 特許庁

The synchronization unit 13 generates a correcting signal to correct the clock S_1, based on the clock S_1 generated at the clock generating unit 8 and the time-synchronization signal supplied from the GPS receiving unit 12.例文帳に追加

同期部１３は、クロック発生器８で発生されたクロックＳ_1とＧＰＳ受信部１２から供給された時刻同期信号とに基づき、クロックＳ_1を補正するための補正信号を生成する。 - 特許庁

At least one of the first and second waveform generators 1a, 1b has a division circuit 161 for generating a test clock by dividing a clock pulse after the arbitrary clock pulse is masked.例文帳に追加

第１及び第２の波形生成器１ａ、１ｂの少なくとも一方は任意のクロックパルスがマスクされた後のクロックパルスを分周することでテストクロックを生成する分周回路１６１を有する。 - 特許庁

To provide a vertical scanning clock generating device which follows up frequency variation of a horizontal scanning clock and can obtain a stable vertical scanning clock from a PLL circuit even in an unstable output frequency period.例文帳に追加

主走査クロックの周波数変動に追従し、かつＰＬＬ回路から出力周波数不安定期間中にも、安定した副走査クロックが得られる副走査クロック生成装置を提供する。 - 特許庁

An operation control signal (Iref) for an oscillator (3) for generating an internal clock signal (CLK1) subjected to phase synchronization with the phase of a basic clock signal (BCLK) is given to a second internal clock generation circuit (10).例文帳に追加

基本クロック信号（ＢＣＬＫ）に位相同期した内部クロック信号（ＣＬＫ１）を生成する発振器（３）に対する動作制御信号（Ｉｒｅｆ）を、第２の内部クロック発生回路（１０）に与える。 - 特許庁

To provide a clock signal generating circuit that uses a clock signal with high accuracy so as to absorb PLL jitter accuracy even when the PLL jitter accuracy is not excellent so as to enhance the accuracy of the clock signal.例文帳に追加

ＰＬＬのジッタ精度が悪いときでも、精度の良いクロック信号を使用してＰＬＬジッタ精度を吸収し、クロック信号の精度を向上することができるクロック信号生成回路を提供する。 - 特許庁

To provide a method for carrying out cutting by generating a cutting signal with a channel clock (a clock pulse) based on a highly stabilized clock, and to provide an optical cutting apparatus for the same.例文帳に追加

高度に安定化されたクロックに基づくチャンネルクロック（クロックパルス）でカッティング信号を発生させ、カッティング処理を行う方法及び上記方法を行う光学的カッティング装置を提供すること。 - 特許庁

To provide a clock recovery information generating circuit and a clock recovery circuit that uses a total accumulation value of video clocks as a control input and nonetheless can decrease the amount of clock information to be transmitted from a transmission side.例文帳に追加

映像クロックの総累積値を制御入力としながら、送信側から伝送するクロック情報を小さくすることができるクロック再生情報生成回路及びクロック再生回路を提供する。 - 特許庁

In order to make uniform the capacity of clock line over the entire region between a signal line and a long distance clock line 112 generating a clock skew or a part thereof, that region is shielded by a power supply or ground line.例文帳に追加

クロックスキューが生じる長距離用のクロック幹線１１２と信号配線間の全領域または一部分をクロック配線容量を均一にするために、電源またはグランド線でシールドする。 - 特許庁

To provide a clock generating circuit for suppressing variations of a generated clock by controlling an oscillating frequency of a VCO within a prescribed range when a frequency fluctuation of an input reference clock is great.例文帳に追加

入力基準クロックの周波数変動が大きい場合は所定範囲内でＶＣＯの発振周波数を制御することで生成するクロックの変動を抑制するクロック発生回路を得ること。 - 特許庁

To provide a clock generating circuit which can generate an output clock signal synchronized with an input signal while appropriately correcting deviation of an output clock signal caused by missing of an input signal.例文帳に追加

入力信号の欠落により発生する出力クロック信号のずれを適切に補正しつつ、入力信号に同期した出力クロック信号を生成することができるクロック生成回路を提供する。 - 特許庁

To generate a stable clock signal, even when a reference clock signal for generating a clock signal has different frequencies in each cycle, in a semiconductor device capable of radio communication.例文帳に追加

無線通信可能な半導体装置において、クロック信号を生成するための基準クロック信号が周期ごとに異なる周波数であった場合においても、安定したクロック信号を生成する。 - 特許庁

To provide a clock generating circuit of a semiconductor memory apparatus capable of preventing the transition timing of a rising clock signal and a falling clock signal from deviating from each other due to variation in P.V.T. and a long transmission distance.例文帳に追加

本発明は、Ｐ.Ｖ.Ｔ変化及び伝送距離により、立ち上りクロック及び立ち下りクロックの遷移タイミングがずれることを防止できる半導体メモリ装置のクロック生成回路を提供する。 - 特許庁

Further, an external clock generating circuit 18 which, provided outside a panel 33, externally supplies the first clock signal HCK to a horizontal drive circuit 17, and an internal clock generating circuit 19 which, formed inside the panel 33, internally supplies the second clock signal DCK to the horizontal drive circuit 17, are arranged.例文帳に追加

又、パネル３３の外部に配され第１のクロック信号ＨＣＫを外部的に水平駆動回路１７に供給する外部クロック生成回路１８と、パネル３３の内部に形成され第２のクロック信号ＤＣＫを内部的に水平駆動回路１７に供給する内部クロック生成回路１９とが配されている。 - 特許庁