「clock generating」に関連した英語例文の一覧と使い方(16ページ目) - Weblio英語例文検索

The terminal adaptor is provided with an oscillator 111, that generates a clock signal with a frequency required for the DSU and clock signal generating means 112-117 that generate a clock signal with other frequency from that of the clock signal generated from the oscillator 111.例文帳に追加

ＤＳＵに必要な周波数のクロック信号を発生する発振器１１１と、発振器１１１で発生するクロック信号から必要な他の周波数のクロック信号を生成するクロック信号生成手段１１２〜１１７と、を備える。 - 特許庁

This invention automatically selects an external clock signal or an oscillator clock signal when releasing reset of an internal circuit, and is constituted to inactivate an oscillating amplifier for generating the oscillator clock signal when selecting the external clock signal.例文帳に追加

この発明は、内部回路のリセット解除時に外部クロック信号又は発振子クロック信号を自動選択し、外部クロック信号が選択される際には、発振子クロック信号を生成する発振アンプを非活性化させるように構成される。 - 特許庁

A method and an apparatus for distributing a clock signal to a digital circuit include: a step of generating a clock signal; and a step of delaying, advancing or leaving the phase of the clock signal according to a control signal to generate an output clock signal.例文帳に追加

クロック信号をデジタル回路に分配する方法、装置は、クロック信号を生成するステップと、制御信号に応じて、クロック信号の位相を遅延され、進められ、あるいはそのままとして、出力クロック信号を生成するステップと、を備える。 - 特許庁

To reduce peak values of spectrum at a reference frequency of a clock signal and the respective harmonic frequencies of it without extending a frequency modulation range to the clock signal in a clock signal generating method and its device to generate the clock signal.例文帳に追加

クロック信号を発生するクロック信号発生方法及び装置において、クロック信号に対する周波数変調範囲を大きくすることなく、クロック信号の基本周波数及びその各高調波周波数でのスペクトルのピーク値を低減すること。 - 特許庁

A repeater circuit 30 outputs either first or second clock signals in accordance with whether CAS latency is 1 or 2 or more based on a clock signal transmitted from an internal clock generating circuit 16 by a clock signal line.例文帳に追加

リピータ回路３０は、内部クロック生成回路１６からクロック信号線ＣＢＬ１により伝達されたクロック信号に基づいて、ＣＡＳレイテンシが１か、あるいは２以上であるかに応じて、第１および第２のクロック信号のいずれかを出力する。 - 特許庁

In this clock generating circuit receiving a reset signal PLL- RST, a computing element 12 measures the period of the input clock IN and calculates a count for synchronization between a delay clock DL-PUT and an input clock IN on the basis of the measured period and sets the count to a counter 13.例文帳に追加

リセット信号PLL-RSTが入力されると、演算器１２は、パルスカウンタ９で入力クロックINの周期を計測し、その値にもとづいて、遅延クロックDL-OUTと入力クロックINが同期するための計数値を算出し、カウンタ１３へ設定する。 - 特許庁

In this case, the operation of the counter circuit may be stopped by giving an output of the counter circuit to the clock generating circuit, or a determination circuit for determining a specific status, e.g. Slow Precharge Power Down state may be connected to the clock generating circuit, to control the clock generating circuit by referring to the determination result of the determination circuit.例文帳に追加

この場合、カウンタ回路の出力をクロック生成回路に与えることによってカウンタ回路の動作を停止させても良いし、また、特定の状態、例えば、Slow Precharge Power down状態を判定する判定回路をクロック生成回路に接続して、当該判定回路の判定結果を参照してクロック生成回路を制御しても良い。 - 特許庁

A first phase shift clock generating circuit 3 generates a plurality of first clocks with different phases.例文帳に追加

第１の位相シフトクロック生成回路３は、互いに位相の異なる複数の第１のクロックを生成する。 - 特許庁

Therefore, the spread spectrum clock generating circuit capable of conducting frequency modulation with high accuracy can be obtained.例文帳に追加

したがって、高精度な周波数変調が可能なスペクトラム拡散クロック発生回路が実現できる。 - 特許庁

To provide a spread spectrum clock generating circuit with a simple configuration by which excellent spread spectrum can be attained.例文帳に追加

簡単な構成で良好なスペクトラム拡散が可能なスペクトラム拡散クロック発生回路の実現。 - 特許庁

The internal generating signal may include a standby signal and a clock signal or the like of the terminal apparatuses.例文帳に追加

内部生成信号には、端末機器のスタンバイ信号やクロック信号などを含めるようにしても良い。 - 特許庁

To provide a PLL circuit generating a clock containing a jitter component easily with small circuit scale.例文帳に追加

回路規模も小さく簡単にジッタ成分を含んだクロックを生成するＰＬＬ回路を提供する。 - 特許庁

A first clock generating circuit generates a plurality of first clocks, having the same phase as each other.例文帳に追加

第１クロック生成回路は、互いに同じ位相を有する複数の第１クロックをそれぞれ生成する。 - 特許庁

And the data control section 4 controls synchronism-control in the internal clock generating section 2 based on operation.例文帳に追加

そして、データ管理部４は、動作に基づいて、内部クロック発生部２での同期制御を制御する。 - 特許庁

To provide an accurate reference clock for generating base station's wireless transmissions of a wireless telephone system.例文帳に追加

無線電話システムの基地局の無線送信を生成するための正確な基準クロックを提供すること。 - 特許庁

To reduce steps of storing control information to a register, which digitally controls a clock signal generating part.例文帳に追加

クロック信号生成部をディジタル制御するレジスタへの制御情報の格納ステップを削減すること。 - 特許庁

Reference frame generating sections 111, 112 generate a multi- frame synchronously with a clock CLK and a pulse P.例文帳に追加

基準フレーム生成部１１１，１１２は、クロックＣＬＫおよびパルスＰに同期したマルチフレームを生成する。 - 特許庁

For determination for selection, phase difference data as an output of a phase comparator in a reception clock generating section are used.例文帳に追加

選択判定には、受信クロック生成部内の位相比較器の出力である位相差データを用いる。 - 特許庁

To recover a clock signal through instantaneous automatic follow-up, without generating glitches from a digital data signal.例文帳に追加

デジタル・データ信号からグリッチを発生しないで瞬時の自動追跡でクロック信号を回復させる。 - 特許庁

To provide a method for generating clock signals of a desired number, using a high-speed, three-stage ring oscillator.例文帳に追加

高速の３段リング発振器を用いて、望ましい数のクロック信号を生成する方法を提供する。 - 特許庁

A semiconductor integrated circuit device includes an oscillator for generating a clock signal and a charge pump circuit 100.例文帳に追加

半導体集積回路装置は、クロック信号を発生する発振器とチャージポンプ回路１００とを含む。 - 特許庁

A phase adjusting circuit comprises a calculating circuit, a phase difference control circuit, and a delay clock generating circuit.例文帳に追加

位相調整回路は、算出回路と、位相差制御回路と、遅延クロック生成回路ととからなる。 - 特許庁

CHARGE PUMP, DYNAMIC REGULATOR, AND METHOD OF GENERATING CLOCK SIGNAL FOR USE IN CHARGE PUMP例文帳に追加

チャージポンプ、ダイナミックレギュレータ、およびチャージポンプ装置で使用するためのクロック信号を発生するための方法 - 特許庁

The clock generating circuit includes, a first circuit 10, a second circuit 20A, and a third circuit 50A.例文帳に追加

クロック発生回路は、第１の回路１０と、第２の回路２０Ａと、第３の回路５０Ａとを備えている。 - 特許庁

METHOD, CIRCUIT, AND SYSTEM FOR GENERATING DELAYED HIGH FREQUENCY CLOCK SIGNAL USED FOR SPREAD SPECTRUM CLOCKING例文帳に追加

スプレッドスペクトラムクロッキングに使われる遅延された高周波クロック信号を発生させる方法、回路、及びシステム - 特許庁

SWITCHED CAPACITOR BIAS CIRCUIT GENERATING REFERENCE SIGNAL PROPORTIONAL TO ABSOLUTE TEMPERATURE, CAPACITY AND CLOCK FREQUENCY例文帳に追加

絶対温度、容量及びクロック周波数に比例する基準信号を発生するスイッチトキャパシタバイアス回路 - 特許庁

BYPASS TECHNIQUE OF PIXEL CLOCK GENERATING CIRCUIT AND CRT CONTROL CIRCUIT IN IMAGE CONTROL INTEGRATED CIRCUIT例文帳に追加

画像制御集積回路におけるピクセルクロック生成回路およびＣＲＴ制御回路のバイパス技術 - 特許庁

To provide a magnetic head which can perform accurate and efficient recording while generating a clock signal.例文帳に追加

クロック信号を生成しながら正確に効率よく記録することができる磁気ヘッドを提供する。 - 特許庁

To enlarge a frequency range capable of locking as to a clock generating circuit and to reduce its layout area.例文帳に追加

クロック発生回路のロック可能な周波数範囲を拡大するとともに、レイアウト面積を削減する。 - 特許庁

OPTICAL DISK UNIT, METHOD FOR GENERATING CLOCK OF OPTICAL DISK UNIT AND METHOD FOR SETTING LIGHT QUANTITY OF OPTICAL DISK UNIT例文帳に追加

光ディスク装置、光ディスク装置のクロック生成方法及び光ディスク装置の光量設定方法 - 特許庁

A multiphase clock generating circuit has a reference clock generator that generates a reference clock, a multiphase clock oscillator with a plurality of delay circuits that are connected in a ring shape and respectively output an output clock whose phase is shifted, and a reference clock injection circuit that supplies the reference clock to any of output terminals of the plurality of delay circuits.例文帳に追加

多相クロック生成回路は，基準クロックを生成する基準クロック生成器と，リング状に接続された複数の遅延回路を有し，前記複数の遅延回路がそれぞれ位相がずれた出力クロックを出力する多相クロック発振器と，前記複数の遅延回路のいずれかの出力端子に前記基準クロックを供給する基準クロック注入回路とを有する。 - 特許庁

This clock generating circuit (digital PLL circuit) is provided with a clock comparator 2 that compares an external clock with a comparison clock corresponding to an internal clock, a delay element stage 6 that includes a plurality of delay elements delaying a signal corresponding to the internal clock, and a delay stage control circuit 4 that controls the delay elements in the delay element stage 6 in response to an output of the clock comparator 2.例文帳に追加

本発明によるクロック生成回路（ディジタルＰＬＬ回路）は、外部クロックと内部クロックに対応する比較クロックとを比較するクロック比較器２と、内部クロックに対応する信号を遅延する複数の遅延素子を含む遅延素子段６と、クロック比較器２の出力に応じて遅延素子段６における遅延素子を制御する遅延段制御回路４とを備える。 - 特許庁

The transmitting device includes: a clock signal generating means 21 for generating a clock signal; a stuffing control means 22 for using the clock signal generated by the clock signal generating means 21 to exert stuffing control to an input signal; and a multiplexing means 23 for multiplexing the signal subjected to stuffing control by the stuffing control means 22 to create a multiplexing signal.例文帳に追加

伝送装置は、クロック信号を発生するクロック信号発生手段２１と、クロック信号発生手段２１が発生したクロック信号を用いて入力信号に対してスタッフ制御を行うスタッフ制御手段２２と、スタッフ制御手段２２によってスタッフ制御がなされた信号を多重して多重化信号を作成する多重化手段２３とを備えている。 - 特許庁

The master device 10 includes an inner clock generating circuit 11 generating a master side clock signal CLKM, input circuits 121 to 12m sampling the transmission data signal in response to it and a phase comparing circuit generating a phase adjustment instructing signal SADJOUT based on a timing reference signal and the master side clock signal, and the phase adjusting circuit adjusts the phase of the slave side clock signal CLKSOUT corresponding to the phase adjustment instructing signal.例文帳に追加

マスタデバイス１０は、マスタ側クロック信号ＣＬＫ_Ｍを生成する内部クロック発生回路１１と、それに応答して伝送データ信号をサンプリングする入力回路１２_１〜１２_ｍと、タイミング基準信号とマスタ側クロック信号とに基づいて位相調整指示信号Ｓ_ＡＤＪ^ＯＵ^Ｔを生成してスレーブ側クロック信号ＣＬＫ_Ｓ^ＯＵＴの位相を調整する。 - 特許庁

A semiconductor integrated circuit 10 is provided with a clock generating circuit 13 for generating a first clock, a test data generating circuit 15, which subjects the first clock to phase modulation so as to generate test data to which a jitter is added while using the modulated clock, a data extraction circuit 14 for extracting reproduced data by sampling the test data, and a detection circuit 16 for detecting errors in the reproduced data.例文帳に追加

半導体集積回路１０は、第１のクロックを生成するクロック生成回路１３と、第１のクロックを位相変調し、かつこの変調されたクロックを用いてジッタが付加されたテストデータを生成するテストデータ生成回路１５と、テストデータをサンプリングして再生データを抽出するデータ抽出回路１４と、再生データのエラーを検出する検出回路１６とを具備する。 - 特許庁

The baseband unit 11 is designed to generate a second clock signal (CLK2), for controlling a start/stop operation of generating the first clock signal, of perform data processing and clock counting by using the second clock signal, and to perform a timer operation and a time counting operation by using the second clock signal under the condition of low power consumption, after stopping the generation of the first clock signal.例文帳に追加

ベースバンド部１１は、第２クロック信号（ＣＬＫ２）を生成すると共に前記第１クロック信号の生成開始と停止を制御し、前記第１クロック信号を利用するデータ処理と計時動作を行ない、前記第１クロック信号を停止した低消費電力状態において第２クロック信号を利用するタイマ動作と計時動作を行なう。 - 特許庁

The clock generation circuit 1 comprises: a spread spectrum clock generation circuit 10 generating a modulation clock SCLK with a frequency modulated based on a reference clock RCLK; and a phase comparator 20 that outputs a H level lock signal LOCK when detecting phase coincidence between the reference clock RCLK and the modulation clock SCLK.例文帳に追加

クロック発生回路１は、基準クロックＲＣＬＫに基づいて、周波数を変調させた変調クロックＳＣＬＫを発生するスペクトラム拡散クロック発生回路１０と、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相の一致を検出したときにＨレベルのロック信号ＬＯＣＫを出力する位相比較器２０とを含む。 - 特許庁

Said method comprises following steps for: generating centrally a reference clock (RCLK); synthesizing said digital clocks (PCLK) from said reference clock (RCLK) using a clock multiplier, respectively; resetting said clock multiplier in response to said synchronizing signal (SYNC); and masking an output signal (VCLK) of said clock multiplier during setting time of said clock multiplier.例文帳に追加

方法は、基準クロック（ＲＣＬＫ）を中央で生成するステップと、基準クロック（ＲＣＬＫ）からデジタルクロック（ＰＣＬＫ）を、クロック乗算手段を用いて合成するステップと、クロック乗算手段を同期信号（ＳＹＮＣ）に応答してリセットするステップと、クロック乗算手段の出力信号（ＶＣＬＫ）をクロック乗算手段の整定時間中、マスキングするステップと、を含む。 - 特許庁

The image reading apparatus 100 is provided with an image processing LSI including a clock generation circuit 121 for generating a clock signal, a frequency conversion circuit 122 that operates by a clock signal of frequency different from that of the clock signal and an image processing circuit 123 and with a jitter elimination circuit 150 for eliminating jitter of the clock signal generated by the clock generation circuit 121.例文帳に追加

画像読取装置１００は、クロック信号を生成するクロック生成回路１２１と該クロック信号とは異なる周波数のクロック信号で動作する周波数変換回路１２２および画像処理回路１２３を含む画像処理ＬＳＩと、クロック生成回路１２１で生成されたクロック信号のジッタを除去するジッタ除去回路１５０とを備える。 - 特許庁

A slave flip-flop starts operating on the basis of the clock signals (CLK and /CLK1) of early generation timing among the clock signals generated in the clock generating circuit and a master flip-flop stops operating on the basis of the clock signals (/CLK2 and CLK2) of late generation timing among the clock signals generated in the clock generator circuit.例文帳に追加

スレーブフリップフロップは前記クロック発生回路において発生されたクロック信号のうち、発生タイミングの早いクロック信号（ＣＬＫ及び／ＣＬＫ１）に基づいて動作を開始し、前記マスタフリップフロップは前記クロック発生回路において発生されたクロック信号のうち、発生タイミングの遅いクロック信号（／ＣＬＫ２、ＣＬＫ２）に基づいて動作を停止する。 - 特許庁

An ES(Elementary Stream) generating circuit 1 inputs a compressed video signal 3 and outputs an ES generating time stamp 4 and ES data 9 by an operation A clock 6.例文帳に追加

ＥＳ生成回路１は圧縮映像信号３を入力し動作Ａクロック６によりＥＳ生成タイムスタンプ４およびＥＳデータ９を出力する。 - 特許庁

A timing generating section 70a generates a clock with a chip rate of a spread code on the basis of information notified by a phase control signal generating section 61a.例文帳に追加

タイミング生成部７０ａは、位相制御信号生成部６１ａから通知される情報に基づいて、拡散コードのチップレートのクロックを生成する。 - 特許庁

A strobe-generating circuit 33 has the same resolution as the reference clock-generating circuit 31 and creates a strobe signal (frequency f_3) from the output of the oscillator 20.例文帳に追加

ストローブ発生回路３３は、基準クロック発生回路３１と同じ分解能を有し、発振器２０の出力からストローブ信号（周波数ｆ_3 ）を作成する。 - 特許庁

Wiring is formed so that a first signal line from the game control means to the first clock generating circuit is longer than a second signal line from the game control means to the second clock generating circuit.例文帳に追加

そして、前記遊技制御手段から前記第１クロック生成回路までの第１信号線が、前記遊技制御手段から前記第２クロック生成回路までの第２信号線よりも長くなるように配線した。 - 特許庁

In accordance with a reference timing clock MCLK generated by the multi-output clock generating circuit 110, the timing signal generating circuit 105 generates a plurality of timing signals for controlling operation of the CCD sensor 104.例文帳に追加

タイミング信号回路１０５は、多出力クロック生成回路１１０により生成された基準タイミングクロックＭＣＬＫに従い、ＣＣＤセンサ１０４の動作を制御するための複数のタイミング信号を発生する。 - 特許庁