「clock generating」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

The OLT includes a down signal generating part 10, an optical clock signal generating part 20, an optical combining/branching device 40, and an up signal receiving part 30.例文帳に追加

OLTは、下り信号生成部10と、光クロック信号生成部20と、光合分岐器40と、上り信号受信部30とを具えている。 - 特許庁

FORMATTER DRIVE CLOCK GENERATING METHOD, FORMATTER DRIVE COMMAND PULSE COLUMN GENERATING METHOD, OPTICAL DISK ORIGINAL DISK EXPOSING APPARATUS, AND OPTICAL RECORDING MEDIUM例文帳に追加

フォーマッタ駆動クロック生成方法、フォーマッタ駆動指令パルス列生成方法、光ディスク原盤露光装置及び光記録媒体 - 特許庁

To provide a clock generating circuit with which a clock with desired frequencies is obtained without requiring any high speed or highly precise PLL, or without generating the incase of current consumption or the increase of a chip area.例文帳に追加

高速、高精度なＰＬＬが不要で、消費電流の増加、チップ面積の増大を招くことなく所望の周波数のクロックを得られるクロック生成回路を提供する。 - 特許庁

This clock generating circuit is provided with an oscillator 15 for generating a reference clock signal CLK0 and an EX-OR gate 16 and D latch circuits 17 and 18 which are connected like a ring.例文帳に追加

このクロック発生回路は、基準クロック信号ＣＬＫ０を生成する発振器１５と、リング状に接続されたＥＸ−ＯＲゲート１６およびＤラッチ回路１７，１８とを含む。 - 特許庁

A modulating part 51 modulates a first clock signal generated by a clock signal generating part 8 through the use of a data signal generated by a data signal generating part 25, to obtain a modulation signal.例文帳に追加

変調部５１は、クロック信号生成部８で生成された第１のクロック信号を、データ信号生成部２５で生成されたデータ信号によって変調して変調信号を得る。 - 特許庁

When completing preparation for oscillating internal clocks, internal clock generating circuits 11, 12, and 13 of respective LSI 2, 3, and 4 respectively transmit oscillation preparation completion signals CLK_-EN 1, 2, and 3 to a clock synchronizing signal generating circuit 14.例文帳に追加

各ＬＳＩ2,3,4が備える内部クロック生成回路11,12,13は、内部クロックを発振する準備が完了すると、クロック同期信号生成回路14へ発振準備完了信号CLK_EN1,2,3を送信する。 - 特許庁

Thus, concerning this clock generating circuit, the number of wiring assigned onto the back wiring board can be reduced and the number of frequency synchronism oscillator circuits in the clock generating package can be reduced.例文帳に追加

これにより、バックワイヤーリングボード上に割り当てる配線数の低減と、クロック生成パッケージ内の周波数同期発振器回路数の低減とが図られたクロック生成回路が実現できる。 - 特許庁

The request generating circuit 22 continues operation even after the CPU 20 transfers to the low electric power consumption mode by using a clock signal generated by a clock signal generating circuit 21.例文帳に追加

リクエスト発生回路２２はクロック信号発生回路２１によって発生されるクロック信号を利用してＣＰＵ２０が低消費電力モードに移行した後においても動作を継続する。 - 特許庁

To provide a clock generating method and a clock generator capable of generating highly accurate clocks.例文帳に追加

本発明はクロック生成方法及びクロック生成装置に関し、高精度のクロックを生成することができるクロック生成方法及びクロック生成装置を提供することを目的としている。 - 特許庁

The positive peak voltage detecting circuit 10 is equipped with a comparator 20, a counter circuit 40, a D/A conversion circuit 50, a first clock signal generating circuit, and a second clock signal generating circuit.例文帳に追加

正のピーク電圧検出回路１０は、コンパレータ２０と、カウンタ回路４０と、D/A変換回路５０と、第１クロック信号発生回路と、第２クロック信号発生回路を備えている。 - 特許庁

To output a clock selection signal which satisfies a switching specification determined between a clock generating device and slave devices even when the number of slave devices to be connected to the clock generating device changes and load capacity of a connection destination changes.例文帳に追加

クロック生成装置に接続されるスレーブ装置の数が変化し、接続先の負荷容量が変動したとしても、クロック生成装置とスレーブ装置間で定められた切り替え仕様を満たすクロック選択信号を出力する。 - 特許庁

To provide an internal clock signal generating circuit and method capable of generating an internal clock signal accurately synchronized with an external clock signal by a simple circuit configuration not composed by using a plurality of unit delay circuits.例文帳に追加

本発明は、複数個の単位遅延回路を用いて構成せずに簡単な回路構成で外部クロック信号に正確に同期した内部クロック信号を発生することが可能な内部クロック信号発生回路及び方法を提供する。 - 特許庁

To provide a clock generating device which can determine whether or not a clock is oscillated at a specific frequency with high accuracy by using a frequency spread clock and to which a frequency spread technology is applied, and to provide an image forming apparatus provided with the clock generating device.例文帳に追加

周波数拡散技術を適用したクロック生成装置において、周波数拡散クロックを用いて、クロックが所定の周波数で発振されているか否かを高精度に判定することができるクロック生成装置、及び、かかるクロック生成装置を備えた画像形成装置を提供すること。 - 特許庁

A clock generating circuit includes a clock-generating unit 20 for generating a plurality of clocks having predetermined phase differences, respectively, from the phase of a reference clock; and a self-test circuit BIST for measuring phase differences of a pair of clocks whose phases are adjacent, among the plurality of clocks, respectively, in an operation test.例文帳に追加

クロック生成回路は，基準クロックの位相に対して所定の位相差をそれぞれ有する複数のクロックを生成するクロック生成ユニット２０と，動作テストのときに，複数のクロックのうち位相が隣接する１対のクロックの位相差をそれぞれ測定するセルフテスト回路ＢＩＳＴとを有する。 - 特許庁

For this purpose, a clock generating means 89 generates a clock signal HCK used as the operating reference of the horizontal drive circuit 17, and a clock signal DCK having a pulse wider than the HCK.例文帳に追加

この為、クロック生成手段８９は、水平駆動回路１７の動作基準となるクロック信号ＨＣＫと、これに対してパルス幅が長いクロック信号ＤＣＫを生成する。 - 特許庁

To provide the clock signal generating circuit that generates a system clock signal whose phase is compensated against the deviation in the duty ratio of an input clock signal while reducing the area overhead and relieving the cost load on an external oscillator.例文帳に追加

入力クロック信号のデューティ比崩れに対して位相補償したシステムクロック信号を生成するに、外部発振子におけるコスト的負担、面積オーバーヘッドを軽減する。 - 特許庁

A clock signal control unit 36 controls the frequency and phase of a clock signal outputted from a frequency-variable clock signal generating circuit 38 so that the dispersion may become the minimum.例文帳に追加

クロック信号制御部３６は当該分散が最小となるように周波数可変クロック信号発生回路３８が出力するクロック信号の周波数と位相を制御する。 - 特許庁

Although a clock PCLK (destination: 13.5 MHz) from a pixel clock generating circuit 36 is transferred to the reception circuit 28B_1, the clock BCLK is not transferred to the reception circuit 28B_1.例文帳に追加

画素クロック生成回路３６からのクロックＰＣＬＫ（周波数：１３．５ＭＨｚ）は受信回路２８Ｂ_1に転送されるが、クロックＢＣＬＫは受信回路２８Ｂ_1に転送されない。 - 特許庁

A radio base station 10 is a communication apparatus provided with clock phase synchronization units 12a, 12b for generating a reference clock phase-locked with a clock extracted from a signal received from the outside.例文帳に追加

無線基地局１０は、外部から受信した信号から抽出されたクロックに位相同期した基準クロックを生成するクロック位相同期部１２ａ，１２ｂを備えた通信装置である。 - 特許庁

The clock tree generating means arranges a clock gating cell on the clock line according to the arranging way on the side determined to have smaller power consumption by comparing the first power consumption and the second power consumption.例文帳に追加

クロックツリー生成手段は、第１及び第２の消費電力の比較により、消費電力が小さいと判定された方の配置の仕方で、クロックゲーティングセルをクロック線上に配置する。 - 特許庁

An internal clock generating circuit 19 is formed in a panel 33, and supplies the first clock signal HCK to the horizontal drive circuit 17 on the basis of the second clock signal DCK.例文帳に追加

内部クロック生成回路１９がパネル３３の内部に形成され、第２のクロック信号ＤＣＫに基づいて第１のクロック信号ＨＣＫを水平駆動回路１７に供給する。 - 特許庁

A phase comparator 120 compares the reference clock with a feedback clock with an output of a present clock generating circuit 100 as an origin, and outputs a control signal for canceling error between those clocks.例文帳に追加

位相比較器１２０は、基準クロックと本クロック生成回路１００の出力を起点とする帰還クロックとを比較し、それらの誤差を打ち消すための制御信号を出力する。 - 特許庁

So, the phase of clock signal outputted by the clock generating circuit 105 is reset, and such clock signal is outputted as accurately rises (or falls) at the timing when impulse is inputted.例文帳に追加

これにより、クロック生成回路１０５が出力するクロック信号の位相がリセットされ、インパルスが入力されたタイミングで正確に立ち上がる（または立ち下がる）クロック信号が出力される。 - 特許庁

To reduce power consumption by stopping a CPU until stabilizing a clock signal, by preventing an unstable clock signal from being output just after activating a clock signal generating circuit.例文帳に追加

クロック信号生成回路の起動直後に不安定なクロック信号が出力されることを防止し、クロック信号が安定するまでＣＰＵを停止させて消費電力を低減する。 - 特許庁

A clock information insertion section 215 of a data processing section 211 includes functions of receiving clock information "d" generated by a clock information generating section 214 and executing insertion processing to asynchronous data.例文帳に追加

データ処理部２１１のクロック情報挿入部２１５は、クロック情報生成部２１４で生成されたクロック情報ｄを入力し、非同期データへの挿入処理を行うを含む。 - 特許庁

A clock signal generating means 13 generates a clock signal having the cycle determined by the clock signal cycle determining means 12 and supplies the signal to the circuit 20 to become a target.例文帳に追加

クロック信号発生手段１３は、クロック信号周期決定手段１２によって決定された周期を有するクロック信号を発生し、対象となる回路２０に供給する。 - 特許庁

The respective LSI (3-7) dynamically execute the switching of the clock frequencies synchronously with the other LSI with the incorporated clock generating circuits CG targeted by using at least the clock control bus 2.例文帳に追加

各ＬＳＩ（３〜７）は、少なくともクロックコントロールバス２を用いて内蔵のクロック生成回路ＣＧを対象にクロック周波数の切り替えを動的に、且つ他ＬＳＩと同期して実行する。 - 特許庁

A multi-phase clock generating circuit 300 generates clock signals with the phase of one cycle being divided into n-phases, and supplies the clock signals of mutually different phases to every shift register.例文帳に追加

多相クロック生成回路３００は、１周期の位相がｎ相に分割されたクロック信号を生成してシフトレジスタ毎に互いに異なる位相のクロック信号を供給する。 - 特許庁

To realize a clock-generating circuit that realizes spread spectrum processing for a clock signal and reduces the radiation of electromagnetic waves by shifting only slightly an operating clock signal of a semiconductor device.例文帳に追加

半導体装置の動作クロック信号をわずかに遷移させることにより、クロック信号のスペクトラム拡散を実現でき、電磁波輻射を低減できるクロック発生回路を実現する。 - 特許庁

For example, the frequency comparing means 150 counts a predetermined period defined based on the second clock on the basis of the first clock, and the clock generating means 140 generates the third clock by frequency-dividing the first clock on the basis of the comparison (count) results 152.例文帳に追加

例えば、周波数比較手段１５０は、第２のクロックに基づいて定義された所定の期間を第１のクロックに基づいてカウントし、クロック生成手段１４０は、カウント結果１５２に基づいて、第１のクロックを分周して第３のクロックを生成する。 - 特許庁

In the clock timing adjusting method, each latency of the plurality of clock domains is extracted to determine the phase of a clock to be supplied to each clock domain among the plurality of clocks generated by the clock generating part on the basis of each extracted latency, and the number of clock buffers for adjusting a latency difference in the plurality of clock domains that can not be adjusted by a determined clock is determined.例文帳に追加

クロックタイミング調整方法では、複数のクロックドメインの各レイテンシを抽出し、抽出した各レイテンシに基づいて、クロック生成部で生成される複数のクロックの内、各クロックドメインに供給するクロックの位相を決定し、決定されたクロックでは調整できない、複数のクロックドメインのレイテンシ差を調整するためのクロックバッファの数を決定する。 - 特許庁

A clock generating circuit includes a skew control circuit 10 which receives a clock CK1 and outputs a clock CK2; a DLL circuit 40 which receives the clock CK2 and generates and output multi-phase clocks RCK1-RCKM that lock clock delay time; and a clock output circuit 70 which outputs a clock, corresponding to any one of the multi-phase clocks as an output clock CKQ.例文帳に追加

クロック生成回路は、クロックＣＫ１を受け、クロックＣＫ２を出力するスキュー調整回路１０と、クロックＣＫ２を受け、クロック遅延時間がロックされた多相クロックＲＣＫ１〜ＲＣＫＭを生成して出力するＤＬＬ回路４０と、多相クロックのいずれかに対応するクロックを、出力クロックＣＫＱとして出力するクロック出力回路７０を含む。 - 特許庁

A digital camera includes a CCD sensor 104, a multi-output clock generating circuit 110 for generating a plurality of clocks, a timing signal generating circuit 105, and a control section 121.例文帳に追加

デジタルカメラは、ＣＣＤセンサ１０４、複数のクロックを生成可能な多出力クロック生成回路１１０、タイミング信号発生回路１０５、および制御部１２１を備える。 - 特許庁

PARALLEL-SERIAL CONVERSION CIRCUIT, SERIAL DATA GENERATING CIRCUIT, SYNCHRONIZING SIGNAL GENERATING CIRCUIT, CLOCK SIGNAL GENERATING CIRCUIT, SERIAL DATA TRANSMISSION APPARATUS, SERIAL DATA RECEIVER, AND SERIAL DATA TRANSMISSION SYSTEM例文帳に追加

パラレル・シリアル変換回路、シリアルデータ生成回路、同期信号生成回路、クロック信号生成回路、シリアルデータ送信装置、シリアルデータ受信装置およびシリアルデータ伝送システム - 特許庁

The method of generating the calibrated clock includes a step of receiving a free-running fast clock, a step of receiving a free-running slow clock, a step of modifying the free-running slow clock, to provide a calibrated slow clock, having a specified frequency relation to the fast clock, and a step of providing a phase-compensation signal which represents phase error in the calibrated slow clock.例文帳に追加

較正クロックを生成する方法として、自走式高速クロックを受け取るステップと、自走式低速クロックを受け取るステップと、自走式低速クロックを修正して、高速クロックと指定の周波数関係を有する、較正低速クロックを提供するステップと、較正低速クロック中の位相誤差を表す、位相補償信号を提供するステップとを含む。 - 特許庁

To provide a signal controller having a plurality of signal processing circuits which are respectively equipped with a clock generating part, capable of executing the synchronization of the clock generating part in each signal processing circuit without generating the problem of electromagnetic radiation or skew.例文帳に追加

それぞれがクロック発生部を備えた複数の信号処理回路を有する信号制御装置で、電磁放射やスキューの問題を発生させることなく各信号処理回路におけるクロック発生部の同期合わせを行う。 - 特許庁

The reference clock CKg from a reference clock generating circuit 7 is divided by a plurality of dividing circuits FD_1, FD_2,... and divided clocks CK_d1, CK_d2,... are obtained.例文帳に追加

基準クロック発生回路７からの基準クロックＣＫg を複数の分周回路ＦＤ1 ・ＦＤ2 …で分周して、分周クロックＣＫd1・ＣＫd2…を得る。 - 特許庁

Compensation information of a timestamp is generated by comparing the common reference clock information with the reference clock of each data stream by a compensation information generating part 1006.例文帳に追加

補正情報生成部は、共通基準クロック情報と、各データストリームの基準クロックを比較しタイムスタンプの補正情報を生成する。 - 特許庁

Further, synchronously with rising of a clock signal SK2, a clock stop control signal ST2 is turned into '1' by a control signal generating means 14.例文帳に追加

さらに、制御信号生成手段１４により、クロック信号ＣＫ２の立ち上がりに同期してクロック停止制御信号ＳＴ２が“１”になる。 - 特許庁

A recording clock generating means generates a recording clock synchronized with a timing corresponding to the rear edge of a prepit based on a prepit detecting signal.例文帳に追加

記録クロック生成手段は、プリピット検出信号に基づいて、プリピットの後方エッジに対応するタイミングに同期した記録クロックを生成する。 - 特許庁

A pulse generating unit 42 receives a clock CLK at a predetermined frequency and generates a pulse signal PWM1 which transits synchronously with the positive edge of the clock.例文帳に追加

パルス発生部４２は、所定の周波数のクロックＣＬＫを受け、そのポジティブエッジと同期して遷移するパルス信号ＰＷＭ１を発生する。 - 特許庁

To perform a reliable delay fault test by generating a launch clock and a capture clock having an original pulse width in accordance with timing restrictions.例文帳に追加

本来のパルス幅のラウンチクロック及びキャプチャクロックをタイミング制約に応じて発生することにより、確実な遅延故障テストを可能にする。 - 特許庁

A generating part 28 uses the sampling data in each sampling clock and generates phase comparison data showing the shift of a phase from the carrier of the sampling clock.例文帳に追加

生成部２８は、サンプリングクロックごとに、サンプリングデータを用いて、サンプリングクロックのキャリアに対する位相のずれを示す位相比較データを生成する。 - 特許庁

This modulated optical pulse signal is input into the clock signal/feedback signal generating unit, and a clock signal 80 having a frequency f/N GHz is extracted.例文帳に追加

クロック信号/帰還信号生成部には、この変調光パルス信号が入力されて、周波数f/N GHzのクロック信号80が抽出される。 - 特許庁

Clock supply control means 31 controls to stop/start output clocks #1 and #2 of clock generating devices 10 and 11 in sequence at a time interval.例文帳に追加

クロック供給制御手段３１はクロック生成装置１０，１１の出力のクロック＃１，＃２をある時間間隔で順にストップ／スタート制御する。 - 特許庁