「clock phase recovery circuit」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

CLOCK AND DATA RECOVERY CIRCUIT HAVING WIDE PHASE MARGIN例文帳に追加

広い位相余裕を有するクロック及びデータリカバリ回路 - 特許庁

BUST-MODE CLOCK AND DATA RECOVERY CIRCUIT USING PHASE SELECTING TECHNOLOGY例文帳に追加

位相選択法を利用するバストモードクロックおよびデータ再生回路 - 特許庁

The clock and data recovery circuit includes: a sampler; a phase comparator; a loop filter; and a phase interpolator.例文帳に追加

クロック及びデータリカバリ回路はサンプラ、位相比較器、ループフィルタ及び位相補間器を含む。 - 特許庁

PHASE DETECTION CIRCUIT AND METHOD, AND CLOCK DATA RECOVERY CIRCUIT AND METHOD USING THE SAME例文帳に追加

位相検出回路及び方法と、これを用いたクロックデータ復元回路及び方法 - 特許庁

To provide a bust-mode clock and data recovery circuit using phase selecting technology.例文帳に追加

位相選択法を利用するバーストモードクロックおよびデータ再生回路を提供する。 - 特許庁

To provide a clock and data recovery circuit operating at high speeds and having reduced phase errors.例文帳に追加

動作速度が速くて位相誤差の小さいクロック及びデータリカバリ回路を提供する。 - 特許庁

To improve follow-up capability of a clock/data recovery circuit with respect to low-frequency phase variation.例文帳に追加

低周波の位相変動に対するクロックデータリカバリ回路の追従性を向上させること。 - 特許庁

CIRCUIT FOR EXTRACTING BIT TRANSITION POINT FROM NON-ZERO RECOVERY SIGNAL, PHASE-LOCKED CLOCK RECOVERY CIRCUIT USING THE SAME, AND METHOD OF CONTROLLING THE SAME例文帳に追加

非ゼロ復帰信号からビットの遷移点を抽出する回路とそれを用いた位相ロッククロックリカバリ回路および前記回路を制御する方法。 - 特許庁

The clock and data recovery circuit is clocked by a local clock signal and includes a numerical phase lock loop arranged.例文帳に追加

クロック／データ復元回路は、ローカルクロック信号によってクロックが供給され、配置される数値位相同期ループを含む。 - 特許庁

A clock recovery circuit for recovering clock signals from one of a plurality of input reference signals, includes an acquisition phase locked loop(PLL) for each input.例文帳に追加

複数の入力基準信号の１つからクロック信号を回復するクロック回復回路は各入力に対する収集ＰＬＬを有する。 - 特許庁

The clock data recovery circuit includes a loop for the frequency comparison and a loop for the phase comparison, and the loops are switched between the frequency locking and the phase comparison.例文帳に追加

周波数比較用のループと位相比較用のループが存在し、周波数引き込み時と位相比較時で切り替えを行う。 - 特許庁

The receiver is provided with a separation circuit 13, a comparison control circuit 14, an averaging circuit 15, a frequency information generating circuit 16, a phase number generating circuit 18, a control circuit 19, a transmission clock recovery circuit 20, a sampling clock recovery circuit 21, a sampling circuit 22 and a 1/M frequency divider counter 23.例文帳に追加

受信側では、分離回路１３、比較制御回路１４、平均化回路１５、周波数情報発生回路１６、位相番号発生回路１８、制御回路１９、伝送クロック再生回路２０、標本化クロック再生回路２１、標本化回路２２およびＭ分周カウンタ２３を備える。 - 特許庁

To provide a clock and data recovery circuit which follows a frequency and a phase variation of serial data and has an excellent jitter strength characteristic in a clock and data recovery circuit.例文帳に追加

クロックアンドデータリカバリ回路において、シリアルデータの周波数および位相変動に追従し、良好なジッタ耐力特性となるクロックアンドデータリカバリ回路の提供。 - 特許庁

To provide a circuit for extracting a bit transition point from a non-zero recovery signal of a rapidly-operable structure; a phase-locked clock recovery circuit capable of recovering a correct clock even at high speed and using the same; and a method of controlling the same.例文帳に追加

非ゼロ復帰信号からビットの遷移点を抽出する回路とそれを用いた位相ロッククロックリカバリ回路および前記回路を制御する方法を提供する。 - 特許庁

The clock data recovery circuit has a SerDes circuit 101 for receiving a serial data and a reference SerDes circuit 102 for receiving a parallel running clock signal, wherein the SerDes circuit 101 carries out serial-parallel conversion of the serial data received by a regenerated clock which is phase-controlled using a phase control signal P_CS generated by the reference SerDes circuit 102.例文帳に追加

シリアルデータを受信するSerDes回路101と、並走クロック信号を受信する参照SerDes回路102とを有し、SerDes回路101は、参照SerDes回路102の生成した位相制御信号P_CSを用いて位相制御された再生クロックにより受信したシリアルデータの直列並列変換を行う。 - 特許庁

In a data recovery circuit, a phase-locked loop (PLL) circuit is used for providing a plurality of fixed clock signals, each of which has a clock phase.例文帳に追加

当該データ再生回路では、位相ロックループ（ＰＬＬ）回路を用いて、各々がクロック位相を有する複数の固定クロック信号を供給する。 - 特許庁

A clock data recovery circuit of the present invention comprises a voltage controlled oscillator, a quarter rate linear phase detector, a charge pump and a filter.例文帳に追加

本発明のクロックデータ復元回路は電圧制御発振器、クオータレート線形位相検出器、電荷ポンプ及びフィルタを具備する。 - 特許庁

To provide a recovery circuit for a phase-locked sampling clock signal for a television(TV) signal or the like that is capable of low speed processing with low power consumption and of miniaturization.例文帳に追加

低速処理、低消費電力、小型化が可能なテレビジョン（ＴＶ）信号等の位相同期標本化クロック再生回路を提供する。 - 特許庁

To provide a phase comparator and a clock recovery circuit suitable for an application that handles a data signal with a high speed bit rate in a Gbps class.例文帳に追加

Ｇｂｐｓ級の高速ビットレートのデータ信号を扱うアプリケーションに適した位相比較器およびクロックリカバリ回路を提供する。 - 特許庁

To provide a clock recovery circuit which does not easily cause out-of-synchronism even when excessive phase noise is detected.例文帳に追加

過剰な位相雑音が検出されたとしても、同期外れを起しにくいクロックリカバリ回路を提供する。 - 特許庁

To provide a control voltage recovery circuit being an auxiliary circuit for quickly attaining convergence only by a phase detector in a clock data recovery circuit using a broadband voltage controlled oscillator.例文帳に追加

広帯域電圧制御発振器を用いたクロック・データ復元回路において、位相検出器のみで速く収束させるための補助回路である制御電圧リカバリ回路を実現する。 - 特許庁

A pointer that controls the phase of the clock generated by the interpolator circuit uses the clock before division, and the other circuits are operated by using the recovery clock after division.例文帳に追加

また、インターポレータ回路が生成するクロックの位相を制御するポインタは分周前のクロックを使い、その他の回路は分周後のリカバリクロックを使い動作する。 - 特許庁

The clock data recovery circuit is composed of the clock extracting means, the re-timing clock generating means, the first phase adjusting means, and a first-in first-out memory means 13.例文帳に追加

前記クロック抽出手段、リタイミング用クロック生成手段及び第１位相調整手段並びに先入れ先出しメモリ手段１３とでクロックデータリカバリー回路を構成する。 - 特許庁

Since the low speed phase signals are used to produce the high-speed phase control signal, even when a great frequency difference exists between the clock signal and the received data signal, the clock and data recovery circuit with a wide phase margin can be realized while the filter circuit operating frequency with a low speed is maintained.例文帳に追加

複数個の低速位相信号を用いて高速の位相制御信号を生成するので、クロック信号と受信データ信号との間に周波数差異が大きい場合にもフィルタ回路動作周波数を低速で保持しながら位相余裕が大きいクロック及びデータリカバリ回路を実現することができる。 - 特許庁

A clock data recovery (CDR) circuit 40 comprises a phase detector 1, a serial/parallel converter 2, a digital filter 3, a phase controller 4, a phase interpolator 5, an integrator 6, a multiplexer 7, and a multiplexer 8.例文帳に追加

ＣＤＲ回路４０には、位相検出器１、シリアル−パラレル変換器２、デジタルフィルタ３、位相制御器４、位相補間器５、積分器６、マルチプレクサ７、及びマルチプレクサ８が設けられる。 - 特許庁

The clock recovery circuit recovering a clock from an input signal by using phase variable timing signal generating means 41, 42 in a feedback loop is configured such that the clock recovery circuit is provided with a means that shifts outputs CLKd', CLKb of the phase variable timing signal generating means 41, 42 from nearly the midpoint of the input signal.例文帳に追加

帰還ループ中の位相可変タイミング信号発生手段４１，４２を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段４１，４２の出力ＣＬＫｄ’，ＣＬＫｂを前記入力信号の略中央位置よりもずらす手段を備えるように構成する。 - 特許庁

To provide a clock data recovery circuit which operates as a clock having a quarter frequency of a data-rate of reception data and uses four phase interpolation units.例文帳に追加

受信データレートの４分の１の周波数を有するクロックとして動作しかつ、四つの位相補間器を用いるクロックデータ復元回路を提供する。 - 特許庁

A clock data recovery circuit 5 generates a sampling clock signal of an optimum phase, corresponding to the output signal 7 of the converter 4, and supplies it to the converter 4.例文帳に追加

クロックデータリカバリ回路５は、変換器４の出力信号７に応じた最適な位相のサンプリングクロック信号を生成して変換器４に供給する。 - 特許庁

To provide a clock signal recovery circuit for an OFDM receiver, which can accurately generate a clock signal without a frequency error and a phase error.例文帳に追加

周波数誤差および位相誤差のないクロック信号を正確に生成することができるＯＦＤＭ受信装置用のクロック信号再生回路を提供する。 - 特許庁

To solve the problem that a deviation in the duty ratio of an output of a phase adjustment circuit (output clock of a clock recovery circuit) is propagated to various circuits of post-stages using the clock, moreover, a malfunction of an LSI itself and deterioration in the performance are produced.例文帳に追加

従来、位相調整回路の出力（クロック復元回路の出力クロック）のデューティ比のずれは、そのクロックを使用する後段の様々な回路に伝播され、システムやＬＳＩ自体の誤動作や性能劣化を引き起こすことにもなってしまう。 - 特許庁

Phase comparators 10-1 to 10-N find the quantities of phase differences between clocks generated in the clock recovery circuit and input data.例文帳に追加

クロックリカバリ回路内で生成した複数のクロック（wclk、ｓclk)と入力データdataとの間の位相のずれ量が、位相比較器１０_−１〜１０_−Ｎで求められる。 - 特許庁

A clock recovery circuit includes: a frequency detection module 34 that detects frequency offset information between a received signal and a reference clock according to a phase difference between the received signal on which timing information for reproducing the received signal is superimposed and a recovery clock; and a correction module 30 that corrects a phase difference between the received signal and the recovery clock according to the frequency offset information detected by the frequency detection module 34.例文帳に追加

受信信号を再生するタイミング情報が重畳された前記受信信号とリカバリクロックとの位相差に基づいて、前記受信信号とリファレンスクロックとの周波数オフセット情報を検知する周波数差検知部３４と、前記周波数検知部３４が検知した前記周波数オフセット情報に基づいて、前記受信信号と前記リカバリクロックとの位相差を補正する補正部３０とを具備する。 - 特許庁

The circuit for measuring an eye size generates first sampled data by applying first sampling to received data with recovered clock signals recovered from the received data by a clock data recovery circuit (CDR) and generates second sampled data by applying second sampling to the received data with shifted clock signals, resulting from shifting the recovered clock signals recovered from the received data within a prescribed phase range.例文帳に追加

アイサイズ測定回路は、クロックデータ復元回路（ＣＤＲ）によって受信データから復元されたクロック信号で受信データを第１サンプリングして、第１サンプルデータを生成し、復元されたクロック信号を所定位相範囲内でシフトさせたシフトクロックで受信データを第２サンプリングして第２サンプルデータを生成する。 - 特許庁

A pulsewidth shaping circuit 102 of a clock/data recovery circuit 1 generates second multi-phase clocks CLK0-CLK9 of which the duty ratio is about 5-α:5+α in response to first multi-phase clocks CLK'0-CLK'9 of which the duty ratio is about 5:5 during high and low periods.例文帳に追加

クロックデータリカバリ回路１のパルス幅整形回路１０２はハイとローの期間のデューティ比が略５：５の第１多相クロックＣＬＫ’０〜９に応答して、デューティ比が略５−α：５＋αの第２多相クロックＣＬＫ０〜９を生成する。 - 特許庁

A timing recovery circuit 37 forme a sampling clock SCK in accordance with an equalization signal y(n) and the replica signal b(n) during the phase and frequency pull in.例文帳に追加

タイミングリカバリ回路３７は、位相・周波数引き込み時に等化信号ｙ（ｎ）とレプリカ信号ｂ（ｎ）とに基づいてサンプリングクロックＳＣＫを生成する。 - 特許庁

In addition, the data signal with high speed bit rate in the Gbps class can be handled by providing the phase comparators 500, 600 as the clock recovery circuit.例文帳に追加

また、クロックリカバリ回路として、位相比較器５００、６００を備えることにより、Ｇｂｐｓ級の高速ビットレートのデータ信号を扱うことができるようになる。 - 特許庁

To provide a clock recovery circuit which sufficiently follows the change in a phase control signal and suppresses jitter caused by switching.例文帳に追加

本発明は、位相制御信号の変化に十分追従し、且つスイッチングによるジッタを抑制したクロック復元回路を提供することを目的とする。 - 特許庁

To provide a clock data recovery control circuit capable of more simply applying control of a frequency comparison operation and a phase comparison operation to even a high speed serial interface and including a frequency detection circuit for accurately detecting a frequency.例文帳に追加

高速なシリアルインターフェースに対しても、周波数比較動作と位相比較動作の制御をより簡単に行うクロックデータリカバリ制御回路であって、周波数検知を正確に行う周波数検知回路を備えるクロックデータリカバリ制御回路を、提供する。 - 特許庁

The clock data recovery circuit 3 is configured such that A/D conversion is carried out by an A/D converter 301 responding to a sampling clock of a clock generator 300, a plurality of digital output signals generated sequentially are supplied to a data correction unit 303, and correction digital signals generated sequentially are supplied to a phase comparator 305.例文帳に追加

クロックデータリカバリー回路３では、クロック発生器３００のサンプリングクロックに応答してＡ／Ｄ変換器３０１がＡ／Ｄ変換し、順次生成の複数のデジタル出力信号はデータ補正部３０３に供給され、順次生成の複数の補正デジタル信号は位相比較器３０５に供給される。 - 特許庁

A feedback controller 107 composing a clock and data recovery circuit monitors a following rate of an extraction clock for a frequency and a phase variation of serial data, and performs a feedback control to an integrator 102 momently and adaptively, thereby increasing the following rate of the extraction clock and realizing an improvement of a jitter strength characteristic.例文帳に追加

クロックアンドデータリカバリ回路を構成するフィードバック制御器１０７が、シリアルデータの周波数および位相変動に対する抽出クロックの追従速度を監視し、時々刻々と適応的に積分器１０２に対して、フィードバック制御を行なうことで、抽出クロックの追従速度の向上と、ジッタ耐力特性の向上を実現する。 - 特許庁

To provide a clock data recovery circuit wherein a gain of a voltage-controlled oscillator at phase comparison can be designed small by always carrying out the phase comparison and frequency comparison in parallel, a fast response of a PLL for phase synchronization can be designed, and voltage adjustment at a frequency comparator side can cope with even a case of occurrence of external temperature variations and power supply voltage fluctuations.例文帳に追加

周波数比較と位相比較を常時並行して行い、位相比較時の電圧制御発振器のゲインを小さく設計できると共に、位相同期のためのＰＬＬの応答性も速く設計することができ、外部の温度変動や電源電圧変動が起こった場合でも周波数比較側の電圧調整で対応できるクロックデータリカバリ回路を得る。 - 特許庁

To improve accuracy of measuring a cycle of a wobble signal by shortening a necessary recovery time at the time of re-synchronizing a reproduction clock with the reproduction data of a disk recorded by a phase modulated wobble system in a PLL circuit of an information recording and reproducing device.例文帳に追加

情報記録再生装置のＰＬＬ回路において、位相変調ウォブル方式で記録されたディスクの再生データに再生クロックを再同期させるときの回復に要する時間を短かくし、ウォブル信号の周期の測定精度を向上させる。 - 特許庁

An adaptive equalizer for use in a serial communication link uses timing information, generated by the phase detector of a clock and data recovery circuit of the serial communication link and a frequency pattern of the recovered data, to decide whether the data received in the serial communication link are over-equalized or under-equalized.例文帳に追加

シリアル通信リンクに使用する適応等化器システムは、そのリンクのクロック・データ再生回路の位相検出器及び再生データの周波パターンで生成されるタイミング情報を使用し、シリアル通信リンクで受信するデータが、過剰等化又は過少等化であるかを判断する。 - 特許庁

To provide a clock data recovery circuit in which jitter characteristics in synchronization can be enhanced and a frequency of a clock generated by a voltage controlled oscillator can be set lower than a data transfer rate by suppressing to zero currents that flow to a phase comparator, a frequency comparator and a charge pump when a PLL for data extraction is synchronized.例文帳に追加

データ抽出用のＰＬＬが同期したときに位相比較器、周波数比較器及びチャージポンプに流れる電流をそれぞれゼロに抑え、同期時のジッタ特性を改善することができ、電圧制御発振器が生成するクロックの周波数をデータ転送レートよりも低く設定できるクロックデータリカバリ回路を得る。 - 特許庁

The lock detector is provided with a differential amplifier 19 that conducts subtraction between a phase comparison signal PC and an edge density signal ED of a clock recovery circuit 36, a DC detector 14 that converts a voltage level of a prescribed frequency region of an output signal from the differential amplifier 19 into a DC voltage, and a voltage comparator 15 that compares an output signal from the DC detector with a prescribed voltage VR.例文帳に追加

クロック再生回路３６の位相比較信号ＰＣとエッジ密度信号ＥＤとの減算を行う差動増幅器１９と、該差動増幅器１９の出力信号の所定の周波数領域成分の電圧振幅を直流電圧に変換する直流検波器１４と、該直流検波器１４の出力信号と所定の電圧ＶＲとを比較する電圧比較器１５とを備える。 - 特許庁